振蕩器500的取樣脈沖CK輸出端。行狀態寄存器403 與列狀態寄存器404的接收脈沖輸入端CLK3、CLK4均連接至振蕩器500的取樣脈沖CK輸出 端，行狀態寄存器403在取樣脈沖CK的下降沿進行數據鎖存，列狀態寄存器404在取樣脈沖 CK的上升沿進行數據鎖存。
[0036]當行三態緩沖器401和列三態緩沖器402使用同型號的三態緩沖器，例如，同時使 用三態緩沖器74HC241時，74HC241的使能輸入為高電平有效，因此，在取樣脈沖CK輸出端與 行三態緩沖器401的使能輸入端ENl之間，需要增加一個非門。同樣地，當行狀態寄存器403 和列狀態寄存器404使用同型號的數據寄存器，例如，行狀態寄存器403和列狀態寄存器404 均使用雙D觸發器74HC74組成數據寄存器時，74HC74的觸發輸入為上升沿有效，因此，在取 樣脈沖CK輸出端與行狀態寄存器403的接收脈沖輸入端CLK3之間，需要增加一個非門。 [0037]圖1中的第一移位寄存器100、第二移位寄存器200、狀態碼寄存器500、編碼器300 組成掃描定位電路，其實施例電路圖如圖3所示。實施例矩陣式鍵盤電路輸出的狀態信號有 4位，因此，第一移位寄存器100、第二移位寄存器200都為4位二進制移位寄存器，其中，第一 移位寄存器100具有并行輸入、并行輸出和串行輸出功能，第二移位寄存器200具有串行輸 入、并行輸出功能;第一移位寄存器100的4個并行輸入端LO~L3依次連接至11、12、13、14， 第二移位寄存器200的串行輸入端D2連接至第一移位寄存器100的串行輸出端Q13。第一移 位寄存器100、第二移位寄存器200的移位脈沖輸入端CLKl、CLK2均連接至移位脈沖CP2，第 一移位寄存器100的預置脈沖輸入端CLKO連接至掃描脈沖CPl。
[0038] 狀態碼寄存器500要求寄存8位二進制數據，其8位數據輸入端D57~D50中的4位連 接至第一移位寄存器100的并行輸出端Q13~QlO，另外4位連接至第二移位寄存器200的并 行輸出端Q23~Q20;實施例中，D57~D54連接至Q23~Q20，D53~D50連接至Q13~Q10。狀態 碼寄存器500的接收脈沖輸入端CLK5連接至鎖存脈沖CP3。
[0039] 編碼器300的8個輸入端A7~AO連接至狀態碼寄存器500的8個數據輸出端Q57~ Q50。編碼器300輸出經過掃描定位確定的4位二進制鍵號。
[0040]圖3實施例中，第二移位寄存器200可以選擇由各種中規模集成移位寄存器組成， 或者由邊沿觸發器組成；由邊沿觸發器組成第二移位寄存器200時，優選由邊沿觸發的D觸 發器組成。狀態碼寄存器500由邊沿觸發器組成，優選由邊沿觸發的D觸發器組成，例如，由 雙D觸發器74HC74、4D觸發器74HC175、8D觸發器74HC273組成。
[0041]圖4是本發明實施例的第一移位寄存器100的電路圖，由4個置位、復位功能均低電 平有效的D觸發器101~104、8個與非門105~112組成。實施例中，D觸發器101~104選擇雙D 觸發器74HC74,其觸發脈沖上升沿有效。掃描脈沖CPl通過8個與非門105~112控制D觸發器 101~104的置位、復位功能。以D觸發器101為例，掃描脈沖CPl為低電平時，與非門105、與非 門106輸出高電平，D觸發器101的置位、復位功能無效;掃描脈沖CPl為高電平且LO = O時，與 非門105的輸出為Tl,與非門106的輸出為LO，即D觸發器101的置位功能無效、復位功能有 效，使QlO = O;掃描脈沖CPl為高電平且LO = I時，與非門105的輸出為??，與非門106的輸出 為L0, 即D觸發器101的置位功能有效、復位功能無效，使QlO = UD觸發器102~104的工作原 理與D觸發器101-樣，當掃描脈沖CPl為高電平時，Q10 = L0，Q11=L1，Q12 = L2，Q13 = L3;當 掃描脈沖CPl為低電平時，由于D觸發器101~104的觸發脈沖輸入端CLK10、CLK11、CLK12、 CLK13均連接至CP2，因此，在每個移位脈沖CP2的上升沿，第一移位寄存器100移一次位，即 Q13 = Q12，Q12 = Q11，Q11=Q10，Q10 = 0。
[0042]圖3實施例中，編碼器300為只讀存儲器。只讀存儲器的地址輸入端A7~AO為編碼 器300的輸入端，只讀存儲器的數據輸出端D3~DO為編碼器300的編碼輸出端C3~C0。
[0043]矩陣式鍵盤操作識別及編碼電路的工作原理如下：
[0044]掃描定位電路在掃描脈沖CP1、移位脈沖CP2、鎖存脈沖CP3的控制下工作，相關的 脈沖時序圖如圖5所示。
[0045] 實施例中CP1、CP2、CP3的時序滿足以下要求:在一個周期中，CPl有1個脈沖，CP2有 4個脈沖，CP3有1個脈沖；各脈沖按照1個CPl脈沖、1個CP3脈沖、4個CP2脈沖的順序周而復 始。
[0046] 滿足時序要求的CPl、CP2、CP3脈沖可以由各種脈沖分配器產生，圖6是本發明實施 例的脈沖電路原理圖，由振蕩器801、計數器802、脈沖分配器803組成。圖5中的時鐘脈沖CP 由振蕩器產生，CP送至計數器802進行計數，計數器802為12進制計數器，其結果P的12個狀 態(數值)依次為P0-P11，如圖5所示。實施例中的脈沖分配器803采用ROM存儲器實現，在此 稱為脈沖分配ROM存儲器。脈沖分配ROM存儲器的地址輸入連接至計數器802的計數輸出，脈 沖分配ROM存儲器的3位數據輸出端分別輸出為CPl脈沖、CP2脈沖、CP3脈沖。脈沖分配ROM存 儲器的寫入內容見表1。 「00471 串1脈沖令配RDM友儲翌撒?串
[0049] 表1中的ROM存儲器地址，即計數器輸出至少為4位二進制碼。一般情況下，計數器 802如果采用二進制加法規則，則PO~Pll順序對應4位二進制碼0000~1011，即ROM存儲器 地址范圍為〇〇〇〇~1011，地址〇〇〇〇~1011的存儲內容為表1中PO~Pll對應的內容。
[0050] 脈沖分配ROM存儲器需要3位數據輸出。設脈沖分配ROM存儲器的地址輸入有R位， 當矩陣式鍵盤有N位鍵盤狀態信號輸出時，R的選擇需要滿足2 1?大于等于2 X (N+2)。
[0051 ] 振蕩器801為多諧振蕩器。CPl掃描脈沖、CP3鎖存脈沖的周期均為20~lOOmsXPl、 CP2、CP3也可以由矩陣式鍵盤操作識別及編碼電路之外的電路或者裝置提供。
[0052]圖2中，矩陣式鍵盤的4個按鍵以2 X 2的矩陣形式排列，所有的行線與列線都通過 上拉電阻接至電源+VCC。矩陣式鍵盤由取樣脈沖CK控制，采用反轉法獲取鍵盤狀態信號14、 13、12、11。例如，沒有鍵按下的鍵盤狀態信號是1111，31按下的鍵盤狀態信號是1010,31、32 同時按下的鍵盤狀態信號是0010。鍵盤狀態信號的4位二進制碼稱為鍵值。取樣脈沖CK可以 選擇掃描脈沖CPl、移位脈沖CP2、鎖存脈沖CP3中的任何一個，優選將移位脈沖CP2同時作為 取樣脈沖CK。
[0053]取樣脈沖CK控制對矩陣式鍵盤進行采樣讀取鍵值的方法是:在取樣脈沖CK的低電 平，通過行三態緩沖器401控制所有行線輸出低電平，列三態緩沖器402輸出高阻態開放列 線;在取樣脈沖CK的上升沿由列狀態寄存器404采樣讀取列線狀態作為鍵值的高2位;在取 樣脈沖CK的高電平，通過列三態緩沖器402控制所有列線輸出低電平，行三態緩沖器401輸 出高阻態開放行線;在取樣脈沖CK的下降沿由行狀態寄存器403采樣讀取行線狀態作為鍵 值的低2位;上述過程周而復始，列狀態寄存器404、行狀態寄存器403輸出的4位鍵值始終為 矩陣式鍵盤的最新狀態。
[0054]從取樣脈沖CK控制對矩陣式鍵盤進行采樣讀取鍵值的方法可知，行三態緩沖器 401在取樣脈沖CK的低電平使能有效時，同時要求列狀態寄存器404在取樣脈沖CK的上升沿 進行數據鎖存、列三態緩沖器402在取樣脈沖CK的高電平使能有效、行狀態寄存器403在取 樣脈沖CK的下降沿進行數據鎖存。反過來，如果行三態緩沖器401在取樣脈沖CK的高電平使 能有效時，同時要求列狀態寄存器404在取樣脈沖CK的下降沿進行數據鎖存、列三態緩沖器 402在取樣脈沖CK的低電平使能有效、行狀態寄存器403在取樣脈沖CK的上升沿進行數據鎖 存。
[0055]在上述取樣脈沖CK控制采樣讀取鍵值的過程中，行狀態寄存器403、列狀態寄存器 404進行采樣的時刻恰好是列三態緩沖器402與行三態緩沖器401進行狀態反轉的時刻，正 常工作下的行狀態寄存器403或列狀態寄存器404能夠正確采樣。如果要求有一定時序上的 裕量，則可以對連接至列三態緩沖器402與行三態緩沖器401的取樣脈沖CK進行延遲，方法 是令取樣脈沖CK經過RC延遲電路再連接至行三態緩沖器401與列三態緩沖器402的ENl、 EN2，延遲時間由RC延