輸出連接至第二寄存器1012的輸入，時鐘切換請求clk_S_req連接至第一寄存器1011的輸入，第二寄存器1012的輸出為去噪電路101的輸出；
[0028]其中譯碼電路203，其輸入位寬等于1g2N,來自寄存器組202，輸出為N位譯碼結果clk_pre_en;基于獨熱碼對輸入進行譯碼，任意時刻N位譯碼結果clk_pre_en僅有其中一位為高電平，標著著N路時鐘中的一路將被選通，其中N為本發明電路支持的時鐘切換數目。
[0029]其中多路互鎖電路300，如圖1所示，包括無毛刺管理電路301、第一比較器302、第二選擇器303、第三選擇器304和第二比較器305 J位譯碼結果clk_pre_en分別連接至第二選擇器303、第三選擇器304和第二比較器305的輸入端;無毛刺管理電路301的輸出N位關斷標志信號clk_gate_S反饋至第一比較器302和第二比較器305輸入端;第一比較器302的另一個輸入端為全零，若比較器的兩個輸入相等，則輸出為高電平，否則為低電平，第一比較器302的輸出連接至第二選擇器303的控制端;第二選擇器303的兩個輸入分別為N位譯碼結果clk_pre_en和第三選擇器304的輸出，若第二選擇器303的控制端為高電平，則將N位譯碼結果clk_pre_en連通至無毛刺管理電路301的輸入端，否則將第三選擇器304的輸出連通至無毛刺管理電路301的輸入端;第二比較器305工作機理與第一比較器302相同，其兩個輸入為辦立譯碼結果011^_。代_611和無毛刺管理電路301的輸出1'1位關斷標志信號011^_83七6_8，輸出連接至第三選擇器304的控制端；第三選擇器304的另一個輸入端為全零，當其控制端為高電平時，將N位譯碼結果clk_pre_en選通至輸出端，否則將輸出端置為零，輸出端連接至第二選擇器303的輸入端。
[0030]其中無毛刺管理電路301，如圖1所示，包括第三比較器3010和N個時鐘關斷電路3011?301N，其輸入包括N路時鐘信號和第二選擇器303的N位輸出clk_post_en，N路時鐘信號和咐立(:11<_卩081:_611與N個時鐘關斷電路--對應，第i位時鐘和clk_post_en連接至第i個時鐘關斷電路，第i個時鐘關斷電路基于第i個時鐘，對clk_post_en的第i進行處理，其中i=0，I，…，N-1，并將處理過后的結果輸入至第三比較器3010的輸入端，第三比較器3010將處理后的結果與N位clk_p0St_en比較，若兩者相等，則置監測結果CR至為高電平，否則置CR為零。
[0031]其中N個時鐘關斷電路3011?301N，如圖4所示，每個時鐘關斷電路對應一路時鐘輸入，各時鐘關斷結構相同，包括第一、二、三寄存器501、502、503和關斷與門504。時鐘輸入clk_i連接至第一、二寄存器501、502的時鐘輸入端和關斷與門504的一個輸入端，并將時鐘輸入clk_i取反后連接至第三寄存器503的時鐘輸入端，第一、二、三寄存器501、502、503相互級聯，上一級的輸出端連接至下一級寄存器的輸入端，第一寄存器501的數據輸入端為第i位clk_post_en(i)，第三寄存器503的數據輸出clk_gate_s(i)連接至關斷與門504的另一個輸出端，第三寄存器503的數據輸出Clk_gate_S(i)和關斷與門504輸出clkg_o(i)共同組成時鐘關斷電路的輸出。N個時鐘關斷電路3011?301N的輸出形成了N位關斷標志信號clk_位時鐘信號clkg_o。
[0032]本發明提出的一種支持多路時鐘的無毛刺切換電路，可以有效去除時鐘切換請求信號上的不定態和毛刺，避免了時鐘的非法切換，保證了時鐘切換電路的可靠性；同時基于獨熱碼譯碼和多時鐘互鎖電路，實現了 N個時鐘任意順序的無毛刺切換。
【主權項】
1.一種支持多路時鐘的無毛刺切換電路，其特征在于，包括寄存器(102)、與門(103)、第一選擇器(201)、寄存器組(202)、譯碼電路(203)、多時鐘互鎖電路(300)及時鐘選擇器(401);寄存器(102)根據系統時鐘Clk_sys對輸入進行采樣； 輸入的時鐘切換請求clk_s_req連接至寄存器(102)的D端和與門(103)的一個輸入端；寄存器(102)Q端的輸出取反后連接與門(103)的另一個輸入端； 輸入的系統時鐘clk_sys分別連接至寄存器(102)和寄存器組(202)的elk端； 輸入的N路時鐘輸入連接至多時鐘互鎖電路(300)中的無毛刺時鐘管理電路(301)，其中N為正整數； 輸入的異步復位信號連接至該電路內所有的寄存器復位端； 輸入的時鐘選擇信號clk_sel輸入至第一選擇器(201)的一個輸入端；與門(103)的輸出端連接至第一選擇器(201)的控制端;第一選擇器(201)的輸出端連接寄存器組(202)的D端，寄存器組(202)的Q端分別連接第一選擇器(201)的另一輸入端和譯碼電路(203)的輸入端;譯碼電路(203)輸出的N位譯碼結果clk_pre_en傳遞給多路時鐘互鎖電路(300); 多路時鐘互鎖電路(300)根據N路時鐘輸入和N位譯碼結果，將N位時鐘信號、監測結果CR和N位關斷標志信號clk_gate_S輸出至時鐘選擇器(401);待監測結果CR為高電平時，時鐘選擇器(401)據N位關斷標志信號位時鐘信號的--對應關系，將N位關斷標志信號clk_gate_sR部僅有的一位高電平比特位對應的時鐘選通至電路的時鐘輸出CLK_0o2.根據權利要求1所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，還包括去噪電路(101 )，去噪電路(1I)對時鐘切換請求c lk_s_req進行濾波和同步處理后將其輸出連接至寄存器(102)的D端和與門(103)的輸入端;去噪電路(101)的輸入端還連接系統時鐘elk—sys03.根據權利要求2所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的去噪電路(101)如果采用軟件觸發時鐘切換請求，則包括第一寄存器(1011)和第二寄存器(1012)，第一寄存器(1011)的輸出連接至第二寄存器(1012)的輸入，時鐘切換請求clk_s_req連接至第一寄存器(I 011)的輸入，第二寄存器(I 012)的輸出為去噪電路(I OI)的輸出；系統時鐘clk_sys分別連接至第一寄存器(1011)和第二寄存器(1012)的elk端。4.根據權利要求2所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的去噪電路(101)如果采用硬件觸發時鐘切換請求，則包括延遲單元(1013)、與門AND(1H)、第三寄存器(1013)和第四寄存器(1014)，其中時鐘切換請求clk_S_req連接至延遲單元(1013)和與門AND(1H)輸入端，延遲單元(1013)的輸出作為與門AND(1H)另一個輸入；第三寄存器(1013)和第四寄存器(1014)的連接方式與第一寄存器(1011)和第二寄存器(1012)相同，并基于系統時鐘Clk_sys對與門AND(1H)的輸出進行采樣；第三寄存器(1013)的輸出連接至第四寄存器(1014)的輸入，與門AND(1H)的輸出連接至第三寄存器(1013)的輸入，第四寄存器(1014)的輸出為去噪電路(101)的輸出；系統時鐘Clk_sys分別連接至第三寄存器(1013)和第四寄存器(1014)的elk端。5.根據權利要求1所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的譯碼電路(203)，根據來自寄存器組(202)位寬為1g2N的輸入，通過獨熱碼對輸入進行譯碼，得到并輸出任意時刻僅有一位高電平的N位譯碼結果c I k_pre_en。6.根據權利要求1所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的多路互鎖電路(300)包括無毛刺管理電路(301)、第一比較器(302)、第二選擇器(303)、第三選擇器(304)和第二比較器(305); 無毛刺管理電路(301)的輸出N位關斷標志信號clk_gate_S反饋至第一比較器(302)和第二比較器(305)—個輸入端； 第一比較器(302)的另一個輸入端為全零，輸出端連接至第二選擇器(303)的控制端； 第二比較器(305)的另一個輸入端為N位譯碼結果clk_pre_en，輸出連接至第三選擇器(304)的控制端; 第二選擇器(303)的兩個輸入分別為N位譯碼結果clk_pre_en和第三選擇器(304)的輸出端，輸出端連接無毛刺管理電路(301)的輸入端； 第三選擇器(304)的一個輸入端連接N位譯碼結果clk_pre_en，另一個輸入端為全零。7.根據權利要求6所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的無毛刺管理電路(301)包括第三比較器(3010)和N個時鐘關斷電路(3011?301N);N路時鐘輸入信號和與第二選擇器(303)的N位輸出clk_post_en——對應的N個時鐘關斷電路(3011?30 IN)的輸入端連接，Nf時鐘關斷電路的輸出端連接第三比較器(3010)的一個輸入端，第三比較器(3010)的另一個輸入端連接N位輸出c I k_po s t_en，第三比較器(3010)的輸出端輸出監測結果CR。8.根據權利要求6所述的一種支持多路時鐘的無毛刺切換電路，其特征在于，所述的N個時鐘關斷電路(3011?301N)結構相同，且分別對應N路時鐘輸入中的一路;時鐘關斷電路包括第一、二、三寄存器(501、502、503)和關斷與門(504);時鐘輸入(:11丨連接至第一、二寄存器(501、502)的時鐘輸入端和關斷與門(504)的一個輸入端，時鐘輸入clk_i取反后連接至第三寄存器(503)的時鐘輸入端;第一、二、三寄存器(501、502、503)依次級聯，上一級的輸出端連接至下一級寄存器的輸入端，第一寄存器(501)的數據輸入端為第;[位(311^_?081:_en(i)，第三寄存器(503)的數據輸出clk_gate_S(i)連接至關斷與門(504)的另一個輸入端;第三寄存器(503)的數據輸出clk_gate_S(i)和關斷與門(504)輸出clkg_o(i)共同組成時鐘關斷電路的輸出;N個時鐘關斷電路(3011?301N)的輸出形成了N位關斷標志信號clk_ 時鐘信號clkg_o;其中i = 0，l，...，N-1。
【專利摘要】本發明提供一種支持多路時鐘的無毛刺切換電路，包括寄存器、與門、第一選擇器、寄存器組、譯碼電路、多時鐘互鎖電路及時鐘選擇器；通過譯碼電路對時鐘選擇信號實現獨熱碼形式的譯碼，將log2N位時鐘選擇信號轉變為N位獨熱碼編碼的譯碼結果，保證了有效時鐘使能信號的唯一性和排他性，同時多路互鎖電路根據當前輸出的時鐘使能對譯碼結果進行處理，若當前輸出的時鐘使能與譯碼結果不相等，在首先關閉所有的時鐘使能，再將譯碼結果作為新的時鐘使能信號打開對應的時鐘，實現時鐘信號的無毛刺切換。本發明可以實現N路輸入時鐘的無毛刺切換，支持任意的切換順序，為整體電路的工作模式提供了更強的靈活性。
【IPC分類】H03K5/1252
【公開號】CN105680830
【申請號】CN201610008589
【發明人】陳慶宇, 馬徐瀚, 曹天驕, 趙坤鵬, 吳龍勝
【申請人】中國航天科技集團公司第九研究院第七七一研究所
【公開日】2016年6月15日
【申請日】2016年1月7日