一種占空比矯正電路及增大輸入時鐘范圍的方法
【技術領域】
[0001]本發明涉及占空比矯正電路技術領域，特別涉及一種占空比矯正電路及增大輸入時鐘范圍的方法。
【背景技術】
[0002]DCC(占空比矯正電路)廣泛應用于雙數據速率的SDRAM(同步動態隨機存儲器)和DLL(延遲鎖相環)等許多大規模集成高頻電路中，將時鐘的占空比調整為50%，有利于時鐘在長路徑中安全傳輸，并使時鐘的上升沿和下降沿均可用于采樣數據，從而提高數據的傳輸速率。
[0003]傳統的DCC電路
[0004]請參閱圖1及圖2所示，傳統的DCC由兩個相同的延遲鏈(DCC延遲鏈I和DCC延遲鏈2)、鑒相器、控制器和時鐘合成器組成。
[0005]工作原理:輸入時鐘(時鐘000)通過兩個相同的延遲鏈得到時鐘360。將時鐘000和時鐘360輸入到鑒相器，受鑒相器輸出和控制器的控制，DCC延遲鏈I和DCC延遲鏈2會自動調整延遲時間(tline)，最終穩定到時鐘360上升沿和時鐘000的下個周期上升沿對齊。達到穩態之后，由于時鐘000的上升沿和時鐘360的上升沿相差一個周期(tclk)，故可知DCC延遲鏈I的輸出時鐘(時鐘180)的上升沿必然和時鐘000的上升沿相差半個周期。這樣，時鐘000和時鐘180經過時鐘合成器后，便可得到一個占空比50%的輸出時鐘信號。
[0006]傳統DCC電路缺點:輸入時鐘在DCC延遲鏈中傳輸，由于受工藝溫度等客觀影響，時鐘會出現失真或衰減，為了保證時鐘的順利傳輸，勢必需要對輸入時鐘的范圍有所限制。這種限制在DCC輸入時鐘路徑較長時表現的更為明顯，也會隨著時鐘頻率的增大越來越嚴重。
[0007]請參閱圖3所示，SDRAM系統中，輸入時鐘需要經過時鐘輸入電路進行整形接收，再經過DLL電路完成同步之后才會輸入DCC電路，由于DCC電路的輸入時鐘路徑較長，若對輸入時鐘不加以嚴格限制，則時鐘在DCC電路中傳輸時會很容易出現丟失現象。
【發明內容】
[0008]本發明的目的在于提供一種占空比矯正電路及增大輸入時鐘范圍的方法，使時鐘用輸入時鐘一半的頻率通過DCC電路，可以很好的增大DCC電路的輸入時鐘范圍，并有效的降低電路功耗。
[0009]為了實現上述目的，本發明采用如下技術方案:
[0010]一種占空比矯正電路，包括分頻器、第一 DCC延遲鏈、第二 DCC延遲鏈、第三DCC延遲鏈、鑒相器、控制器和倍頻器;分頻器的輸入端連接輸入時鐘000，分頻器的第一差分時鐘輸出端連接倍頻器和第一 DCC延遲鏈的時鐘輸入端;分頻器的第二差分時鐘輸出端連接倍頻器、第三DCC延遲鏈的時鐘輸入端和鑒相器的第一輸入端；第一 DCC延遲鏈的輸出端連接第二 DCC延遲鏈的時鐘輸入端和倍頻器;第二 DCC延遲鏈的輸出端連接鑒相器的第二輸入端，鑒相器的輸出端通過控制器連接第一 DCC延遲鏈、第二 DCC延遲鏈和第三DCC延遲鏈的控制端;第三DCC延遲鏈的輸出端連接倍頻器。
[0011]進一步的，所述分頻器用于將單個輸入時鐘信號000轉化為兩個差分輸出時鐘信號:時鐘000，和時鐘000 ’_n ；時鐘000，和時鐘000，_n的頻率是輸入時鐘000頻率的一半;時鐘000’和時鐘000’_n的上升沿相差一個輸入時鐘周期;時鐘000’和時鐘000’_n的高低電平脈寬均為一個輸入時鐘周期。
[0012]進一步的，所述倍頻器用于將輸入的四個一半輸入時鐘頻率的時鐘信號進行邏輯運算，得到一個全頻率且占空比50 %的輸出時鐘信號。
[0013]進一步的，輸入時鐘000首先通過分頻器得到差分的半頻率時鐘信號時鐘000’和時鐘000 ’ _n ；時鐘000 ’通過第一 DCC延遲鏈得到時鐘180，時鐘180通過第二 DCC延遲鏈得到時鐘360 ；時鐘000 ’_11通過第三DCC延遲鏈得到時鐘180_n ；將時鐘360和時鐘000 ’_n輸入到鑒相器進行鑒相，鑒相器的輸出信號輸入至控制器進行邏輯運算和移位控制；控制器的輸出控制信號同時控制第一 DCC延遲鏈、第二 DCC延遲鏈和第三DCC延遲鏈，調整各延遲鏈的延遲時間，最終穩定到時鐘360上升沿和時鐘000 ’ _n的上升沿對齊;達到穩態之后，時鐘000 ’、時鐘000 ’ _n、時鐘180和時鐘180_n經過倍頻器，得到一個全頻率且占空比50 %的輸出時鐘信號。
[0014]一種增大輸入時鐘范圍的方法，包括以下步驟:將輸入時鐘000首先通過分頻器得到差分的半頻率時鐘信號時鐘000 ’和時鐘000 ’_n ；將時鐘000 ’通過第一 DCC延遲鏈得到時鐘180，時鐘180通過第二 DCC延遲鏈得到時鐘360 ；將時鐘000 ’_11通過第三DCC延遲鏈得到時鐘180_n;將時鐘360和時鐘000’_11輸入到鑒相器進行鑒相，鑒相器的輸出信號輸入至控制器進行邏輯運算和移位控制;控制器的輸出控制信號同時控制第一 DCC延遲鏈、第二 DCC延遲鏈和第三DCC延遲鏈，調整各延遲鏈的延遲時間，最終穩定到時鐘360上升沿和時鐘000’_η的上升沿對齊;達到穩態之后，時鐘000，、時鐘000 ’_η、時鐘180和時鐘180_η經過倍頻器，得到一個全頻率且占空比50 %的輸出時鐘信號。
[0015]相對于現有技術，本發明采用如下技術方案:
[0016]1.由于通過延遲鏈的時鐘信號頻率為輸入頻率的一半，高電平和低電平的時鐘脈寬均拓寬為一個輸入時鐘周期，故其對輸入時鐘限制的依賴性大大降低，很好的增大了輸入時鐘的范圍。
[0017]2.DCC延遲鏈的功耗為整個DCC電路功耗最主要的組成部分，新DCC電路雖然增加了一個第三DCC延遲鏈，但由于通過延遲鏈的時鐘頻率減半，故整個電路的功耗明顯降低，約為原來功耗的75 %。
【附圖說明】
[0018]圖1為傳統DCC電路的結構示意圖；
[0019]圖2為傳統DCC電路的時序圖；
[0020]圖3為傳統的時鐘路徑示意圖；
[0021]圖4為本發明占空比矯正電路的結構示意圖；
[0022]圖5為本發明占空比矯正電路的時序圖。
【具體實施方式】
[0023]請參閱圖4所示，本發明一種占空比矯正電路，在傳統DCC電路的時鐘輸入處加入分頻器，使時鐘以輸入頻率的一半頻率通過延遲鏈，增加輸入時鐘的范圍。
[0024]本發明一種占空比矯正電路由分頻器、三個相同的延遲鏈(第一