模數轉換器及其自校正方法
【技術領域】
[0001]本發明涉及電路設計領域，尤其涉及一種模數轉換器及其自校正方法。
【背景技術】
[0002]現有的異步逐次逼近模數轉換器(異步SARADC)的轉換速度隨著工藝、電壓、溫度(PVT)的不同而有巨大的變化。例如，一個在TT工藝角、電源電壓1.2V、溫度為25度的SARADC的轉換速率為120Mhz。但是這個SAR ADC在FF工藝角，電源電壓1.32V，溫度為-40度時，它的轉換速率可高達200Mhz ;而在SS工藝角，電源電壓1.08V，溫度為125度時，它的轉換速率則下降到了80Mhz。同一個SAR ADC的最快轉換速度和最慢轉換速度的變化比高達2.5倍。這也就意味著芯片內部給SAR ADC提供參考電壓的開關陣列電路中的緩沖器(referencebuffer)的電流也必須有2.5倍的差別，才能保證SAR ADC有相同的建立精度。在設計電路時，參考電壓的緩沖器(reference buffer)的電流必須滿足最快轉換時的要求，此時功耗相對于最低轉換速率時會大幅增加。
[0003]圖1為現有N位異步SARADC的結構框圖。如圖1所示，它主要由采樣時鐘電路(sample clock)、電容模塊(C-DAC)、比較器(comparator)、比較器時鐘電路(comparatorclock logic)、移位控制電路(SAR logic)、開關陣列電路(switch array)、參考電壓源緩沖器(vref buffer)等組成。在圖1中，fclk為SAR ADC的系統時鐘信號，它的頻率也是SARADC的采樣頻率(sampclk)，區別在于sampclk是脈沖信號。它的工作原理如下:在采樣階段，差分輸入信號通過vip和vin被采樣進入電容模塊。在轉換階段，對于一個N-bit的SAR ADC需要比較器做N次比較。比較器的兩路輸入信號(DACP和DACN)存在電壓差，當比較器第一次比較時，比較器輸出比較信號CMP_0UT給比較器時鐘電路產生比較器的初始時鐘，當循環啟動，比較器就會自動定時比較，直到做完N次比較。在比較器時鐘電路工作的同時，移位控制電路也同樣會將CMP_0UT的結果進行處理，來控制開關陣列電路中的參考電壓源緩沖器對電容模塊進行N次充放電，而改變電容模塊的輸出電壓，對輸入信號進行量化。在異步SARADC中，存在兩個獨立的時序循環。一個叫比較器自定時循環(Td3+Td4)，另一個叫C-DAC建立循環(Tdl+Td2+Td3)。要保證SAR logic能正確地工作，必須要滿足C-DAC建立循環先建立好，然后比較器自定時循環對比較器進行鎖存比較。也即必須滿足以下條件:
[0004]Tset-m= (Td3+Td4)-(Tdl+Td2+Td3) =Td4-(Tdl+Td2)>0
[0005]其中，Tdl是指SARlogic延時，Td2是指C-DAC(包含開關陣列電路和電容模塊的建立)建立時間，Td3是比較器的鎖存延時，Td4是比較器時鐘延時。Tset-m是指C-DAC建立循環的裕量，它越大，說明可以留給C-DAC建立的時間越多，也就是說C-DAC或者參考電壓源緩沖器可以降低速度;反之，他越小，說明留給C-DAC的建立時間越少，這就要求C-DAC或者參考電壓源緩沖器能更快地建立。
[0006]在設計的過程中，由于兩個循環的延時單元均為數字單元，所以隨著工藝角、電壓、溫度的變化，延時的變化范圍很大，最快是最慢的2.5倍。而在C-DAC的循環中，參考電壓源緩沖器是模擬單元，它的電流變化隨著工藝角、電壓、溫度的變化只有15%。所以，要想達到相同的建立精度，就要跟隨數字電路變化，這樣必然需要將其電流值放大到要求的最大值，這樣對參考電壓源緩沖器而言，會浪費很多功耗。
【發明內容】
[0007]本發明提供一種模數轉換器及其自校正方法，其在滿足同一采樣速度的情況下，增加了比較器時鐘延時的時間，以增大開關陣列電路和電容模塊建立循環的裕量，從而達到了降低參考電壓源緩沖器功耗的目的。
[0008]為了達到上述目的，本發明提供一種模數轉換器，其包括采樣轉換電路、比較器、比較器時鐘電路、比較器延時電路和移位控制電路，
[0009]所述采樣轉換電路用于接收采樣信號，并將其轉換為兩路輸入信號；
[0010]所述比較器用于比較所述兩路輸入信號，并輸出一比較信號分別給所述比較器時鐘電路和移位控制電路；
[0011]所述時鐘電路用于接收所述比較信號，并輸出一使能信號給所述比較器，以啟動所述比較器；
[0012]所述移位控制電路用于接收所述比較信號，并輸出一控制信號控制所述采樣轉換電路調整其兩路輸入信號的電壓值；
[0013]所述比較器延時電路用于延遲所述比較器接收到使能信號的時間，以調整所述比較器的工作間隔，并使所述工作間隔在滿足所述使能信號在一個采樣周期內的數量大于等于所述模數轉換器的實際轉換位數的基礎上達到最大值。
[0014]進一步的，所述采樣轉換電路包括采樣時鐘電路和數模轉換電路，所述采樣時鐘電路用于控制所述采樣信號進行周期性輸入，所述數模轉換電路用于將所述采樣信號轉換為兩路輸入信號，并根據所述控制信號調整其兩路輸入信號的電壓值。
[0015]進一步的，兩路所述采樣信號分別通過一開關接入所述數模轉換電路，所述采樣時鐘電路接收周期性的系統時鐘信號，并輸出一脈沖信號控制所述開關的通斷，所述系統時鐘信號的一個周期即為一個采樣周期。
[0016]進一步的，所述數模轉換電路包括開關陣列電路和電容模塊，所述電容模塊中各電容的一端均接入兩路所述采樣信號中的一路，所述移位控制電路用于控制所述開關陣列電路中各開關的通斷，所述開關陣列電路通過其電路中各開關的通斷分別控制各電容的另一端接入地或高電平。
[0017]進一步的，所述高電平由一設置于模數轉換器內部的參考電壓源緩沖器提供。
[0018]進一步的，所述模數轉換器還包括延時電路時鐘信號發生器，所述延時電路時鐘信號發生器用于接收所述比較信號，并輸出一觸發信號給所述比較器延時電路，以啟動所述比較器延時電路。
[0019]進一步的，所述比較器延時電路包括判斷模塊、計數模塊和延時模塊，
[0020]所述判斷模塊通過接收所述使能信號來獲取一個采樣周期內所述使能信號的數量，并判斷該數量與所述模數轉換器的實際轉換位數的大小；
[0021 ]當前者大于等于后者時，所述計數模塊中的二進制碼自增一，并將其提供給所述延時模塊；
[0022]當前者小于后者時，所述計數模塊中的二進制碼不變，并將自減一后的所述二進制碼提供給所述延時模塊；
[0023]所述延時模塊用于將接收到的二進制碼轉換成相應的延時使能信號，以延遲所述比較器接收到使能信號的時間。
[0024]進一步的，所述計數模塊還具有一寄存模塊，所述計數模塊將其存儲的二進制碼自減一后存入所述寄存模塊中，當一個采樣周期內所述使能信號的數量小于所述模數轉換器的實際轉換位數時，所述寄存模塊直接將其存儲的二進制碼提供給所述延時模塊。
[0025]本發明還提供一種上述模數轉換器的自校正方法，其包括:
[0026]通過采樣轉換電路接收采樣信號，并將其轉換為兩路輸入信號；
[0027]通過比較器比較所述兩路輸入信號，并輸出一比較信號分別給比較器時鐘電路和移位控制電路；
[0028]通過所述時鐘電路接收所述比較信號，并輸出一使能信號給所述比較器，以啟動所述比較器；
[0029]通過所述移位控制電路接收所述比較信號，并輸出一控制信號控制所述采樣轉換電路調整其兩路輸入信號的電壓值；
[0030]通過一比較器延時電路延遲所述比較器接收到使能信號的時間，以調整所述比較器的工作間隔，并使所述工作間隔在滿足所述使能信號在一個采樣周期內的數量大于等于所述模數轉換器的實際轉換位數的基礎上達到最大值。
[0031]進一步的，所述比較器延時電路的工作方法具體包括:
[0032]步驟一:獲取一個采樣周期內所述使能信號的數量與所述模數轉換器的實際轉換位數的大小；
[0033]步驟二:判斷該數量與所述模數轉換器的實際轉換位數的大小，當前者大于等于后者時，控制一計數模塊中的二進制碼自增一，并將其提供給一延時模塊，否則，所述計數模塊中的二進制碼不變，并將自減一后的所述二進制碼提供給所述延時模塊；
[0034]步驟三:通過所述延時模塊將接收到的二進制碼轉換成相應的延時使能信號，以延遲所述比較器接收到使能信號的時間。
[0035]與現有技術相比，本發明具有以下有益效果:
[0036]本發明提供的模數轉換器及其自校正方法通過在比較器與比較器時鐘電路中間插入一比較器延時電路來對比較器時鐘電路發送給比較器的使能信號進行延時，以調整所述比較器的工作間隔，并使所述工作間隔在滿足所述使能信號