一種電網電壓同步算法srf-pll中的相位突跳變抑制方法及裝置的制造方法
【技術領域】
[0001 ]本發明涉及功率變換器控制領域，特別是涉及電網電壓同步算法SRF-PLL中的電 壓相位突跳變抑制問題。
【背景技術】
[0002] 在眾多需要與電網并網連接的場合中，如有源濾波、PWM整流器、不間斷電源以及 新型分布式電源等，為了控制并網功率變換器（英文全稱：grid-connected power converters)使其與電網同步運行，都必須檢測電網電壓的幅值、頻率和相位等信息，即提 取電網電壓同步信號。電網電壓同步信號的提取方法在一定程度上影響著控制系統的性 能，進而影響整個系統的并網運行效果。
[0003] 現有的電網電壓同步技術大多采用的是數字鎖相環（英文全稱：phase locked loop，PLL)。鎖相環的結構框如圖1所示，它由鑒相器(英文全稱:phase detect，Η))、環路濾 波器（英文全稱：loop filter，LF)和壓控振蕩器（英文全稱：voltage-control led oscillator，VC0)三部分組成。Η)模塊產生的輸出信號正比于輸入信號v和PLL輸出信號/ 之間的相角差，在PD輸出信號中，高頻交流分量伴隨著直流相角偏差信號一起出現，具體情 況因 ro的類型而異。LF模塊具有低通濾波特性，可以削弱ro輸出中的高頻交流分量，典型的 LF模塊可由一階低通濾波器或PI(英文全稱:proportional integral)控制器構成。VW模 塊輸出一個交流信號，該信號的頻率相對于給定的中心頻率ω。進行移動，是LF所提供的輸 入電壓信號Vlf的函數。當環路鎖定時，輸入信號V與壓控振蕩器輸出信號W的相位差為零。
[0004] 目前，常用的鎖相環為基于同步參考坐標系(英文全稱〖synchronous reference frame，SRF) 的PLL(簡稱為：SRF-PLL)，其典型結構如圖2所示，其中，SRF-PLL的H)模塊由正交信號發生 器(英文全稱:Quadrature Signal Generator，QSG)和Park變換兩部分組成，該算法的關鍵 是如何得到αβ靜止坐標系下的正交分量。對單相系統，SP v = Um cos(e) = UmCos (〇)t+ φ), 通常采用二階廣義積分器(英文全稱：second-order generalized integrator，S0GI)或自 適應陷波器（英文全稱:adaptive notch filter，ANF)作為QSG;而對于三相系統，即Va = Umcos(9)、vb = Umcos(9-120° )、vc = Umcos(0+12O° )，采用Clarke變換或復系數傳遞函數可以 很容易地得到αβ靜止坐標系下的正交分量。無論是單相系統還是三相系統，得到的αβ靜止 坐標系下的正交分量滿足下式：
[0005]
[0006] 經過Park變換后，得到dq旋轉參考坐標系下的分量Vd和Vq如下：
[0007]
[0008] 其中，θ'為dq坐標系的旋轉角度。
[0009] 再通過閉環控制將q軸變量控制為零，使dq坐標系的旋轉角度θ'等于αβ靜止坐標 系下輸入電壓矢量的相角0，穩態時，dq旋轉參考坐標系下d軸分量就表不了輸入電壓的幅 值，而輸入電壓的相角由閉環輸出決定。
[0010] 由于負載或雷電等因素的影響，作為一種典型故障，電網電壓相角突跳變時有發 生。此外，在鎖相環的起始工作階段(英文全稱:the start-up stage)，電網初始相角未知， 鎖相環中積分器的初始狀態與電網初始相角不一致，也會產生類似相角突跳變的現象。而 對于PLL系統，由于輸出頻率和相角處于同一回路，相角突變必然會引起頻率波動，這對于 大多數負載都是不允許的；同時，輸出幅值也受相角突變的影響，會引起同步輸出信號出現 長時間持續振蕩的現象。這一不利因素將影響鎖相環算法的性能，嚴重時甚至造成并網變 換器過壓或過流損壞。
[0011] 雖然，相關的文獻和技術針對相角突跳變對鎖相效果的負面影響提出了一些抑制 措施，但往往存在響應速度慢、結構復雜、計算量大、通用性不強等問題。
[0012]例如，在現有文獻[1]中，引入了自適應積分系數K1，當檢測到的相角誤差較小時， 使Ki增大，加快系統響應速度;而當相角誤差較大時，使Ki減小，從而減小相角突變對輸出頻 率的影響，系統振蕩減小。而實際應用中，這種方法會使響應速度減慢。
[0013] 再例如，在現有文獻[2]中，針對三相PLL系統，通過增加前饋環節，實時計算出相 角誤差，并以此替代鎖相環中的中心頻率ω。，可以改善響應速度，克服相角跳變的影響。不 過，由于需要再進行Park變換和計算反正切函數，運算量增大，實現較為復雜。
[0014] 現有文獻：
[0015] [I]Karimi-Ghartemani M，Khajehoddin S A, Jain P K，et al. Problems of startup and phase jumps in PLL systems[J]. IEEE Transactions on Power Electronics，2012，27(4):1830-1838·
[0016] [2]Liccardo F,Marino P,Raimondo G.Robust and fast three-phase PLL tracking system[J]. IEEE Transactions Industrial Electronics，2011，58( I):221-231.
【發明內容】
[0017] 鑒于以上所述現有技術的缺點，本發明的目的在于針對SRF-PLL算法提供一種改 進方法，用于解決在電網電壓鎖相同步過程中輸入電壓相角突跳變對鎖相同步結果造成負 面影響的問題。
[0018] 為實現上述目的及其他相關目的，本發明提供以下技術方案：
[0019] -種電網電壓同步算法SRF-PLL中的相位突跳變抑制方法，所述抑制方法包括:獲 取基于同步參考坐標系的鎖相環的輸出相角；以及獲取在所述鎖相環的鑒相器中經Park變 換得到的dq旋轉參考坐標系下d軸對應的電壓分量值，判斷所述電壓分量值的大小:若所述 電壓分量值小于零，則對所述相角增加一個角度I并予以輸出；若所述電壓分量值大于或 等于零，則對所述相角不作改變，直接予以輸出。
[0020]另外，本發明還提供了一種電網電壓同步算法SRF-PLL中的相位突跳變抑制裝置， 包括:相角相加單元，獲取基于同步參考坐標系的鎖相環的輸出相角，對所述相角增加一個 角度I并予以輸出；相位校正單元，連接所述相角相加單元，獲取基于同步參考坐標系的鎖 相環的輸出相角和在所述鎖相環的鑒相器中經Park變換得到的dq旋轉參考坐標系下d軸對 應的電壓分量值，在判斷所述電壓分量值小于零時，將所述相角相加單元的輸出結果予以 輸出，而在所述電壓分量值大于或等于零時直接輸出所述相角。
[0021] 另外，本發明還提供了一種基于同步參考坐標系的鎖相環，至少包括鑒相器、環路 濾波器及壓控振蕩器，并在所述壓控振蕩器和鑒相器之間設置一相角反饋回路，且所述相 角反饋回路包括上述抑制裝置。
[0022] 如上所述，本發明至少具有以下有益效果:本發明能夠在不明顯增加算法結構復 雜度和計算量的前提下，有效解決由于輸入電網電壓相角突跳變引起的鎖相環同步輸出信 號長時間振蕩問題，且本發明普遍適用于所有的SRF-PLL算法。
【附圖說明】
[0023]圖1顯示為現有技術中一種數字鎖相環的原理圖。
[0024]圖2顯示為現有技術中一種基于同步參考坐標系的鎖相環典型結構原理圖。
[0025]圖3顯示為本發明中一種電網電壓鎖相同步過程中相位突變的抑制方法的實現流 程圖。
[0026]圖4顯示為本發明中一種電網電壓鎖相同步過程中相位突變的抑制裝置的原理 圖。
[0027]圖5顯示為抑制裝置應用在SRF-PLL中的原理圖。
[0028]圖6a顯示為在參考信號初始相角為135°時不加本發明裝置的電壓跟蹤波形效果 圖。
[0029]圖6b顯示為在參考信號初始相角為135°時加本發明裝置的電壓跟蹤波形效果圖。
[0030] 圖7a顯示為在參考信號初始相角為185°時不加本發明裝置的電壓跟蹤波形效果 圖。
[0031] 圖7b顯示為在參考信號初始相角為185°時加本發明裝置的電壓跟蹤波形效果圖。 [0032] 元件標號說明
[0033] 40 相位突跳變抑制裝置
[0034] 401 相角相加單元
[0035] 402 相位校正單元
[0036] SlO ~S302 步驟
【具體實施方式】
[0037] 以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書 所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實 施方式加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離 本發明的精神下進行各種修飾或改變。需說明的是，在不沖突的情況下，以下實施例及實施 例中的特征可以相互組合。
[0038] 需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發明的基本構 想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的