半導體集成電路器件的制作方法
【專利說明】半導體集成電路器件
[0001 ] 本申請是2006年4月19日提交的、申請號為“200610066681.7”、發明名稱為“半導體集成電路器件”的中國發明專利申請的分案申請。
技術領域
[0002]本發明涉及一種半導體集成電路器件，尤其涉及應用于面向便攜設備的系統LSI或微處理器等半導體集成電路器件有效的技術。
【背景技術】
[0003]作為本發明人研究過的技術，例如，在面向便攜設備的系統LSI或微處理器等半導體集成電路器件方面，有以下技術。
[0004]近年來，便攜設備中的1/0(輸入輸出)電壓正日益多樣化。這是因為，為了追求更低的消耗功率而要進行低電壓化，同時為了有效利用現有資源又要使用在現有的高電壓下工作的接口。關于低電壓化，特別是對作為通用的存儲元件的隨機存取存儲器(DRAM)的接口單元的低功率化呼聲變強，正推動著低電壓I/O的標準化。例如，在便攜設備中，SDRAM、DDR-SDRAM等的接口電壓，與作為當前行業標準的3.3V相比，低電壓的1.8V正逐步成為標準。
[0005]另一方面，保持現有的接口也很重要。這是由于可拆裝的非易失存儲器(閃存等)等被設計成在高電壓(3.3V)下工作，該接口規格也已在業界被標準化。可以對產品世代不同的各種機種采用這種現有的接口，從而具有由批量生產帶來的成本降低的優點。因此，繼續使用這種現有的I/O的需求很高。
[0006]因此，在考慮了成本和低功率的情況下，使安裝在LSI中的所有I/O電路(輸入輸出電路)的電源單一化(例如，統一成1.8V電壓)，在現階段極為困難。
[0007]然而，目前低電壓(1.8V)系的I/O對高速工作的要求不是很高。由此，可以使以在標準電壓(例如3.3V)下工作為前提的晶體管在低電壓(1.8V)下工作，來使用1.8V系的I/O。但是，最近的便攜設備，應用的功能豐富，從而高速傳送大量數據的必要性逐步提高。由此，即使在低電壓下工作的I/O中對高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。
[0008][專利文獻I]美國專利第5969542號說明書
[0009][專利文獻2]日本特開2003-152096號公報
【發明內容】
[0010]本發明人經過研究發現，上述技術存在以下課題。
[0011 ]當前主流的SoC (Sy s t em-on-a-Ch ip)用LSI，以在提供給CPU等的構成邏輯電路的晶體管的供給電壓即核心電壓(例如1.2V)、和用于與外部設備連接的I/O電壓(例如3.3V)下工作為前提，將MISFET的柵極絕緣膜厚度設計成2種。在這樣的設計上的條件下設計1.8V的I/O時，可以考慮使用上述3.3V用的MISFET使之在1.8V下工作。此時，由MISFET的飽和電流Ids、與柵極電壓Vg和閾值電壓Vth的差的平方成正比(Idscx (Vg — Vth)2)這樣的所謂MISFET的電流-電壓關系可以清楚，對于在3.3V下工作時的飽和電流和在1.8V下工作時的飽和電流，當假定Vth = 0.7V時，產生大約6倍左右的差；當換算成延遲時間(Tpd)時，由于延遲時間是電源電壓V和柵極電容C的積除以Ids得到的商(TpdiCXV/Ids)，因此，大約延遲3倍左右。因此，使用3.3V用的晶體管在1.8V下高速工作是很困難的。
[0012]為了使在1.8V下的工作高速化，也可以考慮使用追加了注入工序的低閾值的MISFET來設計3.3V用的MISFET，但當將低閾值MISFET用于從電平轉換電路到前置緩沖器(pre buffer)、主緩沖器(main buffer)的低功率用I/O電路整體時，漏電流量增大，產生在便攜設備中所必須的低功率性喪失這樣的缺點。
[0013]此外，還可以考慮用在1.2V下工作的邏輯電路用的MISFET來設計在1.8V下工作的I/O的方法。該方法例如記載在專利文獻I中。在該文獻中公開了用1.8V的器件構成2.5V的I/O的技術。利用了緩和施加于MISFET的最大施加電壓的耐壓緩和技術。但是，在應用這樣的例子以1.2V用的MISFET構筑1.8V的I/O電路時，一般地，根據所謂的比例(seal ing)定律，
1.2V用的MISFET的閾值不得不被設定得低，因此，存在漏電流增大這樣的課題。進而，還必須施行針對靜電破壞的對策(ESD對策)，從而要增加工時數和成本。
[0014]上述例子是對LSI的制造工藝和掩模張數負面影響較小的方法，但在也可以不考慮這一點的情況下，還有用柵極絕緣膜厚度不同的多個MISFET構成的方法。當使用設計成在1.8V下可獲得大電流的柵極絕緣膜厚度的MISFET時，MISFET的導通電流，具有與柵極絕緣膜厚度的倒數成比例的關系，因此，只要能夠追加這種特別的MISFET就能夠實現高速化。此時，雖然漏電流不成問題，但為了將柵極絕緣膜厚度做成3種，將不可避免制造工藝的復雜化、掩模張數的增多、以及用于質量管理的工時數增加，從而造成制造成本的增加。
[0015]為了在與競爭對手的競爭中勝出，便攜設備以及民用設備必須是成本意識高的產品。因此，希望減少制造SoC用的LSI時的器件種類，削減要使用的掩模數，簡化工藝流程。因此，存在以下課題，即、作為面向便攜設備的I/O電路，要用3.3V用的晶體管來設計低成本的1.8V 高速 I/O。
[0016]因此，本發明的目的在于，提供一種具有低成本、可在低電壓下高速工作的I/O電路的半導體集成電路器件。
[0017]本發明的上述及其它的目的和新的特征，將通過本說明書的描述和附圖得以明確。
[0018]以下，簡單地說明本申請所公開的發明中有代表性的發明的概要。
[0019]在本發明中，著眼于當在I/O電路中使I/O電壓vcc降低時，引起速度變慢的部分是電平轉換單元和用于驅動大型主緩沖器的前置緩沖器這一情況，通過對該部分的電路施加高電壓，來實現上述課題、即低成本、可在低電壓下高速工作的I/O。
[0020]S卩，本發明的半導體集成電路器件，具有在第I電源電壓下工作的電路、和在比上述第I電源電壓高的第2電源電壓下工作的輸出電路，所述半導體集成電路器件的特征在于:具有這樣的單元，當從在上述第I電源電壓下工作的電路向在上述第2電源電壓下工作的輸出電路傳送信號時，將信號電壓振幅暫時放大到比上述第2電源電壓高的第3電源電壓，然后，將其轉換成具有上述第2電源電壓的振幅的信號。
[0021]以下，簡單地說明由本申請所公開的發明中有代表性的發明所取得的效果。
[0022]S卩，具有I/O電路的半導體集成電路器件，是低成本的，可在低電壓下高速工作。
【附圖說明】
[0023]圖1是表示本發明的一個實施方式的半導體集成電路器件的主體結構的框圖。
[0024]圖2(a)、圖2(b)是表示本發明的一個實施方式的半導體集成電路器件中、輸出端的I/O電路的結構例子的圖。
[0025]圖3是表示圖2的輸出端的I/O電路的工作的波形圖。
[0026]圖4是表示在本發明的一個實施方式的半導體集成電路器件中使用的晶體管(MISFET)的構造的圖。
[0027]圖5是表示圖2的I/O電路的布局(layout)例子及其剖面構造的圖。
[0028]圖6是表示圖2的I/O電路的另一個布局例子及其剖面構造的圖。
[0029]圖7(a)、圖7(b)是表示本發明的一個實施方式的半導體集成電路器件中、輸出端的I /0電路的另一個結構例子的圖。
[0030]圖8是表示圖7的主緩沖器的另一個結構例子的圖。
[0031]圖9是表示圖7的I/O電路的布局例子及其剖面構造的圖。
[0032]圖10(a)、圖10(b)是表示本發明的一個實施方式的半導體集成電路器件中、電源接線構造的一個例子的框圖。
[0033]圖11是表示本發明的一個實施方式的半導體集成電路器件中、封裝(package)上的電源接線構造的一個例子的框圖。
[0034]圖12是表示將本發明應用于具有多個I/O電源的半導體集成電路器件時的結構例的框圖。
[0035]圖13是表示將本發明應用于具有多個I/O電源的半導體集成電路器件時的另一個結構例子的框圖。
[0036]圖14是表示圖13的I/ O電路(耐壓緩和電路)的結構例子的電路圖。
[0037]圖15是表示圖14的I/0電路的工作的波形圖。
[0038]圖16是表示本發明的一個實施方式的半導體集成電路器件中、電平轉換電路的結構例子的電路圖。
[0039]圖17是表示將本發明應用于SSTL2時的輸入電路的結構例子的框圖。
[0040]圖18是表示圖17的差動放大器的結構例子的電路圖。
[0041]圖19是表示圖17的差動放大器的結構例子的電路圖。
[0042 ]圖20是表示圖17的輸入電路的工作的波形圖。
[0043]圖21是表示本發明的一個實施方式的半導體集成電路器件中、輸入電路的終端電阻的結構例子的框圖。
【具體實施方式】
[0044]以下，基于附圖詳細說明本發明的實施方式。在用于說明實施方式的所有附圖中，作為原則，對同一部件標注相同的標記，省略其反復的說明。
[0045]圖1是表示本發明的I個實施方式的半導體集成電路器件的主體結構的圖。本實施方式的特征在于，在用于從LSI(半導體集成電路器件)內部的邏輯電路向LSI外部發送信號的輸出緩沖器中，首先，將信號轉換成電壓振幅比在接口單元使用的電源電壓高的信號，然后，轉換成接口用電源電壓振幅。
[0046]在圖1中示出了一種LSI，該LSI被提供了在LSI內部的CHJ等的邏輯電路(邏輯單元)LGC中使用的電源vdd(例如1.2V、第I電源電壓)、標準接口用電源vcc(例如3.3V、第3電源電壓)、低電壓接口用電源vcc_18(例如1.8V、第2電源電壓)。用框圖示出了將1.8V的接口信號輸入給LS1、由內部的邏輯電路對該信號進行處理、再從LSI輸出的路徑。從輸入衰減器(pad)PAD_I輸入的信號，經由輸入緩沖器IBF，通過從1/0(輸入輸出)電壓(1.8V)轉換成邏輯電路的電源vdd的信號電平轉換電路(降電平轉換器(level-down-converter)LDC)，傳送給內部的邏輯電路LGC。
[0047]另一方面，需要將從邏輯電路LGC傳送到外部的信號電平，從邏輯電路的電源電壓vdd轉換成I/O用的電源vcc_18。此時，本實施方式的特征是，暫時由升電平轉換器(Ievel-up-converter)LUC將信號振幅放大成更高電壓的vcc電平，然后，由前置緩沖器PBF對該信號進行放大，由最后一級的主緩沖器MBF將其轉換成接口電壓vcc_18并發送出去。由此，能夠使產生了工作速度變慢的電平轉換單元和前置緩沖器單元高速工作，因此，可以使用高耐壓MISFET在低電壓下高速工作。在此使用的電平轉換電路，例如使用專利文獻2所記載的電平轉換電路就能實現。
[0048]此外，能在低電壓vcc_18用I/O和高電壓vcc用I/O中共用升電平轉換器LUC，不需要重新設計電平轉換電路，因此，還有能夠削減設計工時數的效果。專利文獻2所記載的升電平轉換器是將更低電壓(小于或等于IV)的信號振幅高速轉換成高電壓(3.3V)振幅的電路，構造稍顯復雜，因此，只要能在所有I/O電路(輸入輸出電路)中共用升電平轉換器，就有能夠削減設計成本的效果。
[0049]然而，在本實施方式中，在將信號振幅從vdd電源電平轉換成vcc_18電源電平時，中途由電平轉換電路和前置緩沖器對信號振幅進行升壓來驅動，因此可能引起消耗功率的增加。但是，在一般的I/O電路中，由于該I/O電路所驅動的負載比內部的晶體管的柵極電容等大出許多，因而不會成為問題。例如，規格規定外部的輸出負載CL是15pF這樣大的值。另一方面，I/O電路的柵極最多也就是ΙΟΟμπι左右，其電容在數百fF左右。由此可以清楚，由最后一級主緩沖器MBF對負載電容CL進行充電放電的功率是支配性的，而由升電平轉換器LUC和前置緩沖器PBF消耗的功率是可以忽略的水平。
[0050]另外，漏電流也處于可以忽略的水平。這是因為雖然漏電流有與漏極/源極間電壓成正比的傾向而比施加1.8V時有所增加，但由于高耐壓MISFET的閾值設定得高，從而在