時鐘切換電路的制作方法
【技術領域】
[0001 ] 本發明涉及一種半導體集成電路，特別是涉及一種時鐘切換電路。
【背景技術】
[0002]輸出時鐘在多個異步的輸入時鐘間切換是SOC(片上系統)設計中所經常需要實現的功能。而這樣的切換需要特殊處理，不然在切換時，會在輸出時鐘上產生毛刺，從而影響后續邏輯電路的正常工作。
【發明內容】
[0003]本發明所要解決的技術問題是提供一種時鐘切換電路，能消除時鐘切換時的毛刺。
[0004]為解決上述技術問題，本發明提供的時鐘切換電路包括:
[0005]多路選擇器，所述多路選擇器的輸入端輸入多個供選擇的輸入時鐘信號，所述多路選擇器的輸出端輸出一個第一時鐘信號，所述第一時鐘信號為從多個所述輸入時鐘信號中選出的一個。
[0006]m位第一 D觸發器，m為大于I的整數,各所述第一 D觸發器的Q端各輸出I位控制信號并組成m位控制信號輸入到所述多路選擇器的控制端，所述多路選擇器根據所述m位控制信號來切換所述第一時鐘信號；各所述第一 D觸發器的D端輸入m位選擇信號中的一位，各所述第一 D觸發器的時鐘端輸入鎖存信號，在所述鎖存信號的上升沿處所述m位控制信號切換為所述m位選擇信號的值。
[0007]分頻器，所述分頻器對所述第一時鐘信號進行分頻并輸出第一分頻信號。
[0008]控制信號產生電路，所述控制信號產生電路產生所述鎖存信號和時鐘使能信號，所述控制信號產生電路在所述寫入信號的控制下使所述鎖存信號設置為低電平，所述選擇信號和所述寫入信號都由系統在需要進行時鐘切換時提供。
[0009]所述鎖存信號切換為低電平后，在所述第一分頻信號和所述鎖存信號的控制下使所述時鐘使能信號為低電平，所述時鐘使能信號為低電平時所述時鐘切換電路的輸出端停止輸出時鐘信號。
[0010]所述時鐘使能信號切換為低電平后，在所述第一分頻信號控制下使所述鎖存信號切換為高電平，并在所述鎖存信號的上升沿使所述m位第一 D觸發器的所述m位控制信號切換為所述m位選擇信號的值，并使所述第一時鐘信號進行切換。
[0011]所述第一時鐘信號切換后，所述第一分頻信號按照切換后的所述第一時鐘信號進行分頻，在頻率切換后的所述第一分頻信號和所述鎖存信號的控制下使所述時鐘使能信號切換為高電平，所述時鐘使能信號為高電平后所述時鐘切換電路的輸出端輸出切換后所述第一時鐘信號；通過在所述第一時鐘信號切換前后使所述時鐘使能信號保持為低電平消除所述第一時鐘信號切換時的毛刺，所述時鐘使能信號保持為低電平由所述第一分頻信號控制。
[0012]進一步的改進是，所述鎖存信號切換為低電平后，在所述第一分頻信號的下降沿和所述鎖存信號的控制下使所述時鐘使能信號為低電平。
[0013]所述時鐘使能信號切換為低電平后，在所述第一分頻信號的上升沿的控制下使所述鎖存信號切換為高電平。
[0014]所述第一時鐘信號切換后，在所述第一分頻信號頻率切換后的下降沿和所述鎖存信號的控制下使所述時鐘使能信號切換為高電平。
[0015]進一步的改進是，所述分頻器為4分頻器。
[0016]進一步的改進是，所述分頻器包括第二 D觸發器和第三D觸發器，所述二 D觸發器的時鐘端輸入所述第一時鐘信號，所述第二 D觸發器的QB端和D端都連接所述第三D觸發器的時鐘端，所述第三D觸發器的QB端和D端連接在一起并輸出所述第一分頻信號。
[0017]進一步的改進是，所述控制信號產生電路包括第四D觸發器、第五D觸發器、第六D觸發器和二輸入異或非門。
[0018]所述第四D觸發器的時鐘端連接所述第一分頻信號，所述第四D觸發器的D端連接一個保持為高電平的信號，所述第四D觸發器的復位端連接所述寫入信號，在所述寫入信號的控制下所述第四D觸發器的Q端復位為低電平。
[0019]所述第四D觸發器的Q端輸出所述鎖存信號并連接到所述第五D觸發器的D端，所述第五D觸發器的時鐘端連接所述第一分頻信號的反相信號。
[0020]所述第五D觸發器的Q端連接到所述第六D觸發器的D端，所述第六D觸發器的時鐘端連接所述第一分頻信號的反相信號。
[0021 ] 所述二輸入異或非門的兩個輸入端分別連接所述第五D觸發器的Q端和所述第六D觸發器的Q端，所述二輸入異或非門的輸出端輸出所述時鐘使能信號。
[0022]進一步的改進是，所述時鐘切換電路還包括鎖存器和二輸入與門，所述鎖存器的使能端連接所述時鐘使能信號，所述鎖存器的時鐘端連接所述第一時鐘信號的反相信號，所述二輸入與門的兩個輸入端分別連接所述鎖存器的Q端和所述第一時鐘信號，所述二輸入與門的輸出端作為所述時鐘切換電路的輸出端。
[0023]本發明通過對多路選擇器輸出的第一時鐘信號進行分頻，在系統需要進行時鐘切換并提供選擇信號和寫入信號后，本發明電路會產生一低電平鎖存信號，并在第一分頻信號和低電平鎖存信號的控制下使控制時鐘信號輸出的時鐘使能信號切換為低電平，在時鐘使能信號為低電平期間，通過第一分頻信號控制鎖存信號切換為高電平并在鎖存信號切換是的上升沿使第一時鐘信號進行切換，在第一時鐘信號切換后通過第一分頻信號的控制使得時鐘使能信號保持為一段時間低電平后切換回高電平，時鐘使能信號切換為高電平后使整個時鐘切換電路正常輸出，時鐘使能信號保持為低電平時間時鐘切換電路不輸出時鐘信號，利用時鐘使能信號的低電平期間覆蓋了第一時鐘信號切換時會產生毛刺的期間，所以本發明能消除時鐘切換時的毛刺。
【附圖說明】
[0024]下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明:
[0025]圖1是本發明實施例電路圖；
[0026]圖2是本發明較佳實施例電路圖；
[0027]圖3是本發明較佳實施例的時序圖。
【具體實施方式】
[0028]如圖1所示，是本發明實施例電路圖；本發明實施例時鐘切換電路包括:
[0029]多路選擇器(MUX) 1，所述多路選擇器I的輸入端輸入多個供選擇的輸入時鐘信號如時鐘信號CLKO，CLKl至CLKN，N為大于I的整數。所述多路選擇器I的輸出端輸出一個第一時鐘信號CLKmuxed,所述第一時鐘信號CLKmuxed為從多個所述輸入時鐘信號中選出的一個。
[0030]m位第一 D觸發器(DFlm) 2，m為大于I的整數，各所述第一 D觸發器2的Q端各輸出I位控制信號并組成m位控制信號Ctr [m: O]輸入到所述多路選擇器I的控制端，所述多路選擇器I根據所述m位控制信號Ctr [m:0]來切換所述第一時鐘信號CLKmuxed ;各所述第一 D觸發器2的D端輸入m位選擇信號SEL [m: O]中的一位，各所述第一 D觸發器2的時鐘端輸入鎖存信號SEL_LATCH，在所述鎖存信號SEL_LATCH的上升沿處所述m位控制信號Ctr [m:0]切換為所述m位選擇信號SEL[m:0]的值。
[0031]分頻器3，所述分頻器3對所述第一時鐘信號CLKmuxed進行分頻并輸出第一分頻信號CLKdiv。本發明實施例中所述分頻器3為4分頻器；在其它實施例中也能為2分頻以上的分頻器。
[0032]控制信號產生電路4，所述控制信號產生電路4產生所述鎖存信號SEL_LATCH和時鐘使能信號CLKen，所述控制信號產生電路4在所述寫入信號SEL_write的控制下使所述鎖存信號SEL_LATCH設置為低電平，所述選擇信號和所述寫入信號SEL_write都由系統在需要進行時鐘切換時提供。
[0033]所述鎖存信號SEL_LATCH切換為低電平后，在所述第一分頻信號CLKdiv和所述鎖存信號SEL_LATCH的控制下使所述時鐘使能信號CLKen為低電平，所述時鐘使能信號CLKen為低電平時所述時鐘切換電路的輸出端5停止輸出時鐘信號。本發明實施例中，所述鎖存信號SEL_LATCH切換為低電平后，在所述第一分頻信號CLKdiv的下降沿和所述鎖存信號SEL_LATCH的控制下使所述時鐘使能信號CLKen為低電平；在其它實施例中也能在所述第一分頻信號CLKdiv的上升沿進行切換，或者高低電平進行切換。
[0034]所述時鐘使能信號CLKen切換為低電平后，在所述第一分頻信號CLKdiv控制下使所述鎖存信號SEL_LATCH切換為高電平，并在所述鎖存信號SEL_LATCH的上升沿使所述m位第一 D觸發器2的所述m位控制信號Ctr [m: O]切換為所述m位選擇信號SEL[m: O]的值，并使所述第一時鐘信號CLKmuxed進行切換。本發明實施例中，所述時鐘使能信號CLKen切換為低電平后，在所述第一分頻信號CLKdiv的上升沿的控制下使所述鎖存信號SEL_LATCH切換為高電平；在其它實施例中也能在所述第一分頻信號CLKdiv的下降沿進行切換，或者高低電平進行切換。
[0035]所述第一時鐘信號CLKmuxed切換后，所述第一分頻信號CLKdiv按照切換后的所述第一時鐘信號CLKmuxed進行分頻，在頻率切換后的所述第一分頻信號CLKdiv和所述鎖存信號SEL_LATCH的控制下使所述時鐘使能信號CLKen切換為高電平，所述時鐘使能信號CLKen為高電平后所述時鐘切換電路的輸出端5輸出切換后所述第一時鐘信號CLKmuxed ；通過在所述第一時鐘信號CLKmuxed切換前后使所述時鐘使能信號CLKen保持為低電平消除所述第一時鐘信號CLKmuxed切換時的毛刺，所述時鐘使能信號CLKen保持為低電平由所述第一分頻信號CLKdiv控制。本發明實施例中所述第一時鐘信號CLKmuxed切換后，在所述第一分頻信號CLKdiv頻率切換后的下降沿和所述鎖存信號SEL_LATCH的控制下使所述時鐘使能信號CLKen切換為高電平；在其它實施例中也能在所述第一分頻信號CLKdiv的上升沿進行切換，或者高低電平進行切換。
[0036]本發明實施例通過對多路選擇器I輸出的第一時鐘信號CLKmuxed進行分頻，在系統需要進行時鐘切換并提供選擇信號SEL[m:0]和寫入信號SEL_write后，本發明實施例電路會產生一低電平鎖存信號SEL_LATCH，并在第一分頻信號CLKdiv和低電平鎖存信號SEL_LATCH的控制下使控制時鐘信號輸出的時鐘使能信號CLKen切換為低電平，在時鐘使能信號CLKen為低電平期間，通過第一分頻信號CLKdiv控制鎖存信號SEL_LATCH切換為高電平并在鎖存信號SEL_LATCH切換是的上升沿使第一時鐘信號CLKmuxed進行切換，在第一時鐘信號CLKmuxed切換后通過第一分頻信號CLKdiv的控制使得時鐘使能信號CLKen保持為一段時間低電平后切換