具有低時鐘功率的觸發器的制造方法
【技術領域】
[0001] 本公開的實施例涉及集成電路中的具有低時鐘功率的觸發器。
【背景技術】
[0002] 由于集成電路（IC)的持續發展，觸發器對任何電路設計的功率的很大一部分做 出了貢獻。IC中消耗功率的各個單元是邏輯實現、觸發器、RAM、時鐘樹和集成時鐘門控 (ICG)單元。各個單元的功耗比較如下；在典型的設計中，邏輯實現消耗全部功率的29%、 觸發器27%、RAM18%、時鐘樹16%和ICGlO%。在數字設計中，觸發器形成數字子芯片的 20-40 %〇
[0003] 觸發器內部的大部分功率由接收時鐘輸入的晶體管消耗，這是由于數據活動因素 通常低得多。不管數據是否在每個周期改變，接收時鐘輸入的晶體管保持在每個時鐘周期 切換。因此，明顯的是，由于晶體管計數減少，觸發器所消耗的功率也能夠減少。此外，觸發 器中的時鐘功率對于總體數字功耗而言是關鍵的。時鐘功耗是由于各個時鐘階段的冗長同 步以及觸發器內的這些時鐘信號的路由導致的。明顯的是，觸發器面積的減少將直接改善 總體數字功耗。
【發明內容】
[0004] 本
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[0005] 實施例提供了一種觸發器。該觸發器包括三態反相器，該三態反相器接收觸發器 輸入和時鐘輸入。主鎖存器耦合到該三態反相器的輸出端并且向該三態反相器提供控制信 號。該控制信號激活該三態反相器。從鎖存器接收該主鎖存器的輸出和該控制信號。輸出 反相器耦合到該從鎖存器的輸出端并且生成觸發器輸出。
[0006] 在以下附圖和【具體實施方式】中提供其他方面和示例實施例。
【附圖說明】
[0007] 圖1示出了觸發器的示意圖；
[0008] 圖2示出了根據實施例的觸發器的示意圖；
[0009] 圖3示出了根據實施例的觸發器的晶體管級別實施方式的示意圖；
[0010] 圖4示出了根據實施例的觸發器的示意圖；
[0011] 圖5示出了根據實施例的觸發器的晶體管級別實施方式的示意圖；
[0012] 圖6示出了根據實施例的掃描觸發器的示意圖；以及
[0013] 圖7示出了根據該實施例的裝置的示意圖。
【具體實施方式】
[0014] 圖1示出了觸發器100的示意圖。觸發器100接收觸發器輸入D 155、時鐘輸入 CLK 160和反相時鐘輸入CLKZ 165。三態反相器105耦合到主鎖存器110。在三態反相器 115處接收主鎖存器110的輸出。從鎖存器125耦合到三態反相器115。使用兩個背靠背 反相器實現主鎖存器110和從鎖存器125。
[0015] 背靠背反相器主鎖存器110中反相器IlOa和三態反相器IlOb從鎖存器125中反 相器125a和三態反相器125b。從鎖存器125的輸出等于三態反相器115的輸出。在數據 反相器130處接收從鎖存器125的輸出。數據反相器130生成觸發器輸出Q 180。反相器 135接收時鐘輸入CLK160以便生成反相時鐘輸入CLKZ 165。
[0016] 現在解釋在圖1中示出的觸發器的操作。使用PMOS和NMOS晶體管實現觸發器 100。使用耦合到三態反相器115的主鎖存器110和從鎖存器125存儲觸發器輸入155。從 鎖存器125的輸出由數據反相器130反相以便生成觸發器輸出Q 180。觸發器100內部的 大部分功率由接收時鐘輸入CLK 160和反相時鐘輸入CLKZ 165的晶體管消耗。不管觸發 器輸入155是否存在變化，接收時鐘輸入CLK 160和反相時鐘輸入CLKZ 165的晶體管每個 時鐘周期切換。
[0017] 在觸發器100中，在觸發器100、主鎖存器110的三態反相器110b、三態反相器115 和從鎖存器125的三態反相器125b的輸入端處接收時鐘輸入CLK 160和反相時鐘輸入 CLKZ 165。因此，存在接收時鐘輸入CLK160或者反相時鐘輸入CLKZ 165的總共十個晶體 管。因此，明顯的是，由于晶體管尤其是時鐘晶體管的數量減少，觸發器100所消耗的功率 也能夠減少。此外，時鐘輸入CLK 160和反相時鐘輸入CLKZ 165的恒定切換致使大量的柵 電容充電和放電。
[0018] 由于晶體管的數量減少，觸發器100所消耗的大量的功率能夠減少。此外，觸發器 100中的時鐘功率對于總體數字功耗而言是關鍵的。時鐘功耗是由于各個時鐘階段的冗長 同步以及觸發器100內的這些時鐘信號的路由導致的。于是，觸發器100必須與時鐘輸入 CLK 160對齊，從而產生功率高效的設計。
[0019] 圖2示出了根據實施例的觸發器200的示意圖。觸發器200包括三態反相器205、 主鎖存器220、從鎖存器240和輸出反相器250。三態反相器205接收觸發器輸入（D) 202 和時鐘輸入CLK 204。主鎖存器220耦合到三態反相器205的輸出。主鎖存器220包括接 收三態反相器205的該輸出的節點'A'。節點'A'耦合到反相邏輯門206。反相邏輯門206 接收三態反相器205的該輸出以及時鐘輸入CLK 204。
[0020] 反相邏輯門206的輸出是主鎖存器220的輸出。節點'B'接收該主鎖存器的輸 出。主鎖存器220的該輸出是控制信號（CNT) 207。控制信號（CNT) 207被提供給三態反相 器205。主鎖存器220包括耦合到節點'A'的主反相器208并且接收三態反相器205的該 輸出。主反相器208生成第一反相輸出N1212。主鎖存器220包括主半三態反相器210。主 半三態反相器210包括第三PMOS晶體管214。第三PMOS晶體管214的柵極端子耦合到節 點 'B'。
[0021 ] 第三NMOS晶體管216耦合到第三PMOS晶體管214的漏極端子。第三PMOS晶體 管214的該漏極端子耦合到節點'A'并且接收三態反相器205的該輸出。該第三NMOS晶體 管的柵極端子接收時鐘輸入CLK 204。第四NMOS晶體管218耦合到第三NMOS晶體管216 的源極端子。第四NMOS晶體管218的柵極端子耦合到主反相器208并且接收第一反相輸 出 N1212。
[0022] 第四NMOS晶體管218的該源極端子和第三PMOS晶體管214的源極端子分別耦合 到接地端子和電源端子（VJ。從鎖存器240接收主鎖存器220的該輸出。從鎖存器240耦 合到節點'B'。從鎖存器240包括接收主鎖存器220的該輸出的從半三態反相器222。
[0023] 從半三態反相器222在從路徑225上生成從鎖存器240的輸出。從鎖存器240中 的第一從反相器224通過從路徑225耦合到從半三態反相器222。從鎖存器240還包括耦 合到第一從反相器224的從三態反相器226。從三態反相器226還接收時鐘輸入CLK 204 和控制信號（CNT) 207。從三態反相器226的輸出耦合到從路徑225上的節點'C'。
[0024] 從半三態反相器222包括第七PMOS晶體管222pl。第七PMOS晶體管222pl的柵極 端子接收主鎖存器220的該輸出。第七NMOS晶體管222nl耦合到第七PMOS晶體管222pl 的漏極端子。第七NMOS晶體管222nl的柵極端子接收時鐘輸入CLK 204。
[0025] 第八NMOS晶體管222n2耦合到第七NMOS晶體管222nl的源極端子。第八NMOS 晶體管222n2的柵極端子接收第一反相輸出N1212。第七PMOS晶體管222pl的該漏極端 子耦合到第七NMOS晶體管222nl的漏極端子以便在從路徑225上生成從鎖存器240的該 輸出。第七PMOS晶體管222pl的源極端子耦合到該電源端子（V dd)并且第八NMOS晶體管 222n2的源極端子耦合到該接地端子。
[0026] 輸出反相器250親合到從鎖存器240的該輸出并且生成觸發器輸出Q 252。輸出 反相器250耦合到從鎖存器240中的從路徑225。在一個示例中，主鎖存器220和從鎖存器 240被配置成用于接收清零信號和預設信號中的至少一個。該清零信號將存儲在主鎖存器 220和從鎖存器240中的比特/位值清零。該預設信號將存儲在主鎖存器220和從鎖存器 240中的比特值設置為預定義的值。觸發器200可包括本領域技術人員已知的一個或更多 個附加部件或輸入并且為了簡明本描述而未在此對其進行討論。
[0027] 現在解釋在圖2中示出的觸發器200的操作。在一個示例中，觸發器200是正邊 沿觸發的觸發器。三態反相器205將觸發器輸入D 202反相以便生成三態反相器205的該 輸出。節點'A'接收三態反相器205的該輸出。反相邏輯門206接收時鐘輸入CLK 204和 三態反相器205的該輸出并且生成控制信號（CNT) 207。
[0028] 在一個實施例中，該反相邏輯門是與非門。在另一個實施例中，當觸發器200是正 邊沿觸發的觸發器時，反相邏輯門206是與非門，而當觸發器200是負邊沿觸發的觸發器 時，反相邏輯門206是或非門。三態反相器205接收控制信號（CNT) 207。控制信號（CNT) 207 激活三態反相器205。在一個示例中，在接收到控制信號（CNT) 207和時鐘輸入CLK 204的 確定相時，三態反相器205被激活。
[0029] 在一個版本中，當時鐘輸入CLK 204在正邊沿觸發的觸發器中處于邏輯'0'時，控 制信號（CNT) 207和時鐘輸入CLK 204激活三態反相器205,從而使得三態反相器205的該 輸出是觸發器輸入D 202的反相。主反相器208接收三態反相器205的該輸出并且生成第 一反相輸出N1212。
[0030] 從鎖存器240從主鎖存器220接收控制信號（CNT) 207。從半三態反相器222從主 鎖存器220接收控制信號（CNT) 207并且在從路徑225上生成從鎖存器240的該輸出。第 一從反相器224自從半三態反相器222接收從鎖存器240的該輸出并且生成反饋信號。從 三態反相器226接收該反饋信號、時鐘輸入CLK 204和控制信號（CNT) 207。從路徑225上 的從鎖存器240的該輸出在兩個版本中獨立于時鐘輸入CLK 204。第一個版本是觸發器輸 入D 202對于正邊沿觸發的觸發器處于邏輯'0'時而第二個版本是當觸發器輸入D 202對 于負邊沿觸發的觸發器處于邏輯'1'時。輸出反相器250將從鎖存器240的該輸出反相以 便生成觸發器輸出Q 252。在穩態下，觸發器輸出Q 252等于觸發器輸入D 202。
[0031] 現在借助邏輯狀態解釋觸發器200的操作。在第一狀態下，時鐘輸入CLK 204處 于邏輯'0'而觸發器輸入D 202處于邏輯'0'。三態反相器205的該輸出處于邏輯'1'， 即，節點'A'處于邏輯'1'。當觸發器200是正邊沿觸發的觸發器時，反相邏輯門206是與 非門。因此，節點'B'處于邏輯'l'，即，反相邏輯門206所生成的控制信號（CNT) 207處于 邏輯'1'。
[0032] 控制信號（CNT) 207和時鐘輸入CLK 204激活三態反相器205。節點'B'處的邏 輯'1'使第三POMS晶體管214不起作用。由于時鐘輸入CLK 204處于邏輯'0'，因此第三 NMOS晶體管216不起作用。同樣，主反相器208所生成的第一反相輸出N1212處于使第四 NMOS晶體管218不起作用的邏輯'0'。
[0033] 從鎖存器240耦合到節點'B'。假設觸發器輸出Q 252的初始值是邏輯'1'。因 此，第一從反相器224所生成的反饋信號處于邏輯'1'。因為時鐘輸入CLK 204處于邏輯 '0'而控制信號（CNT) 207處于邏輯'1'，從三態反相器226被激活。于是，從三態反相器 226所生成的從鎖存器240的該輸出處于邏輯'0'。因此，節點'C'處于邏輯'0'。輸出反 相器250從節點'C'接收邏輯'0'并且因此觸發器輸出Q 252繼續處于邏輯'1'。
[0034] 第一從反相器224耦合到從路徑225并且因此生成處于邏輯'1'的反饋信號。反 饋信號處于邏輯'1'并且節點'B'處于邏輯'1'。節點'B'處的邏輯'1'使第七PMOS晶體 管222pl不起作用，并且由于時鐘輸入CLK 204處于邏輯'0'，第七NMOS晶體管222nl也不 起作用。從半三態反相器222輸出不驅動節點'C'并且因此維持在邏輯'0'。因此，從鎖存 器240的輸出處不存在邏輯歧義。節點'C'繼續處于邏輯'0'。因此