具有共享反相器的低面積觸發器的制造方法
【技術領域】
[0001] 本公開的實施例涉及集成電路中的低功率時鐘門控觸發器。
【背景技術】
[0002] 由于集成電路（IC)的不斷發展，觸發器有助于任何電路設計的功率的主要部分。 IC消耗功率的各種單元是邏輯實現、觸發器、RAM、時鐘樹和集成時鐘門控（ICG)單元。各 種單元的功率消耗的比較結果如下：邏輯實現29%、觸發器27%、RAM18%、時鐘樹16 %和 ICG消耗典型設計中總功率的10%。在數字設計中，觸發器形成數字分片（sub-chip)的 20-40 %〇
[0003] 觸發器中晶體管數量的減少將減少面積，并因此減少觸發器內的功率消耗。觸發 器面積的減少將直接改善數字設計區域和整體功率消耗。觸發器由主控鎖存器和伺服鎖存 器組成。主控鎖存器和伺服鎖存器均需要偶數個反相器。因此，在觸發器中存在最少4個 反相器。因此，反相器數量的減少將直接減少觸發器的面積。
【發明內容】
[0004] 本
【發明內容】
被提供以符合37C. F. R. § 1. 73,其需要本發明的
【發明內容】
簡要地指明 本發明的性質和實質。在提交的同時應理解的是不應將其用于解釋或限制權利要求的范圍 和含義。
[0005] -個實施例提供了一種觸發器。所述觸發器包括三態反相器，所述三態反相器接 收觸發器輸入、時鐘輸入和反相時鐘輸入。主控鎖存器接收所述三態反相器的輸出。所述 主控鎖存器包括共用反相器。伺服鎖存器耦合到所述主控鎖存器。所述共用反相器在所述 主控鎖存器與所述伺服鎖存器之間被共享。輸出反相器耦合到所述共用反相器并且生成觸 發器輸出。
[0006] 其他方面和示例實施例在附圖和隨后的詳細描述中提供。
【附圖說明】
[0007] 圖1示出了觸發器的示意圖；
[0008] 圖2根據實施例示出了觸發器的示意圖；
[0009] 圖3根據實施例示出了觸發器的晶體管級實施方式的示意圖；
[0010] 圖4根據實施例示出了掃描觸發器的示意圖；以及
[0011] 圖5根據實施例示出了裝置的示意圖。
【具體實施方式】
[0012] 圖1示出了觸發器100的示意圖。觸發器100包括三態反相器108、主控鎖存器 110、第二傳輸門116、伺服鎖存器120、輸出反相器124和時鐘反相器130。三態反相器108 接收觸發器輸入D 102、時鐘輸入CLK 104和反相時鐘輸入CLKZ 106。主控鎖存器110耦 合到三態反相器108。主控鎖存器110包括接收三態反相器108的輸出的第一傳輸門109。 第一傳輸門109也接收時鐘輸入CLK 104和反相時鐘輸入CLKZ 106。
[0013] 主控鎖存器110還包括第一反相器112和第二反相器114。第一反相器112接收 三態反相器108的輸出，并且第二反相器114接收第一反相器112的輸出。第一傳輸門109 的輸出等于第二反相器114的輸出。由第二傳輸門116接收第一傳輸門109的輸出。第二 傳輸門116還接收時鐘輸入CLK 104和反相時鐘輸入CLKZ 106。
[0014] 伺服鎖存器120接收第二傳輸門116的輸出。伺服鎖存器120包括第三反相器 118,第三反相器118接收第二傳輸門116的輸出。伺服鎖存器120還包括伺服三態反相器 122,伺服三態反相器122接收第三反相器118的輸出。伺服三態反相器122還接收時鐘輸 入CLK 104和反相時鐘輸入CLKZ 106。輸出反相器124接收第二傳輸門116的輸出并且生 成觸發器輸出Q 126。時鐘反相器130接收時鐘輸入CLK 104并且生成反相時鐘輸入CLKZ 106〇
[0015] 現在解釋圖1中示出的觸發器100的操作。觸發器100是使用PMOS和NMOS晶體 管實現的。觸發器100的晶體管級實施方式需要22個晶體管。使用主控鎖存器110和伺 服鎖存器120存儲觸發器輸入D 102。輸出反相器124使從所述伺服鎖存器120接收的數 據反相以生成觸發器輸出Q 126。
[0016] 隨著晶體管數量的減少，可以減少由觸發器100消耗的大量功率。
[0017] 圖2根據實施例示出了觸發器200的示意圖。觸發器200包括三態反相器208、主 控鎖存器210、伺服鎖存器220、輸出反相器224和時鐘反相器230。三態反相器208接收觸 發器輸入D 202、時鐘輸入CLK 204和反相時鐘輸入CLKZ 206。主控鎖存器210耦合到三 態反相器208。主控鎖存器210包括接收三態反相器208的輸出的第一傳輸門209。第一 傳輸門209也接收時鐘輸入CLK 204和反相時鐘輸入CLKZ 206。
[0018] 主控鎖存器210還包括主控反相器212,主控反相器212接收三態反相器208的輸 出。第二傳輸門216耦合到主控反相器212。第二傳輸門216還接收時鐘輸入CLK 204和 反相時鐘輸入CLKZ 206。主控鎖存器210還包括共用反相器218。
[0019] 共用反相器218由主控鎖存器210和伺服鎖存器220共享。共用反相器218接收 第二傳輸門216的輸出。伺服鎖存器220還包括伺服三態反相器222,伺服三態反相器222 接收第一傳輸門209的輸出和共用反相器218的輸出。伺服三態反相器222接收時鐘輸入 CLK 204和反相時鐘輸入CLKZ 206。
[0020] 共用反相器218接收伺服三態反相器222的輸出。第一傳輸門209的輸出等于共 用反相器218的輸出。另外，第二傳輸門216的輸出等于伺服三態反相器222的輸出。輸 出反相器224耦合到共用反相器218并且生成觸發器輸出Q 226。時鐘反相器230接收時 鐘輸入CLK 204并且生成反相時鐘輸入CLKZ 206。
[0021] 在一個示例中，主控鎖存器210和伺服鎖存器220被配置為接收清除信號和預置 信號中的至少一個信號。清除信號清除存儲在主控鎖存器210和伺服鎖存器220中的比特 值。預置信號將存儲在主控鎖存器210和伺服鎖存器220中的比特值恢復為預定義值。觸 發器200可以包括對于相關領域中技術人員來說已知的一個或多個附加組分或輸入，并且 為了描述簡單，這里不再對其進行討論。
[0022] 現在解釋圖2所示的觸發器200的操作。觸發器200是正邊沿觸發的觸發器和負 邊沿觸發的觸發器中的一種。三態反相器208使觸發器輸入D 202反相以生成三態反相器 208的輸出。節點'A'接收三態反相器208的輸出。主控反相器212使三態反相器208的 輸出反相，并且節點'B'接收主控反相器212的輸出。
[0023] 當時鐘輸入CLK 204處于邏輯' Γ時，第一傳輸門209和第二傳輸門216被激活。 因此，在節點'E'處的邏輯等于在節點'A'處的邏輯，并且在節點'C'處的邏輯等于在節點 'B'處的邏輯。共用反相器218使第二傳輸門216的輸出反相，因此在節點?'處的邏輯與 在節點'C'處的邏輯是相反的。伺服三態反相器222接收在節點?'處的邏輯。輸出反相 器224使在節點?'處的邏輯反相以生成觸發器輸出Q 226。
[0024] 現在在邏輯狀態的幫助下解釋觸發器200的操作。觸發器輸出Q 226的初始值被 假設為是邏輯'1'。在第一狀態中，時鐘輸入CLK 204處于邏輯'0'，并且觸發器輸入D 202 處于邏輯'0'。三態反相器208的輸出處于邏輯1，即節點'A'處于邏輯'1'。主控反相器 212的輸出處于邏輯'0'，即節點'B'處于邏輯'0'。由于時鐘輸入CLK 204處于邏輯'0'， 因此第一傳輸門209和第二傳輸門216是未激活的。當觸發器輸出Q 226的初始值是邏輯 '1'時，節點'E'處于邏輯'0'。由于節點?'處于邏輯'0'且時鐘輸入CLK 204處于邏輯 '0'，因此伺服三態反相器222的輸出處于邏輯' Γ，即節點'C'處于邏輯' Γ。觸發器輸出 Q 226保持處于邏輯'1'。
[0025] 在第二狀態中，時鐘輸入CLK 204轉換到邏輯'1'并且觸發器輸入D 202仍然處于 邏輯'0'。節點'A'繼續處于邏輯'1'，并且節點'B'繼續處于邏輯'0'。當時鐘輸入CLK 204處于邏輯'1'時，第一傳輸門209和第二傳輸門216被激活。因此，節點'C'轉換到邏 輯'0'，并且節點'E'轉換到邏輯'1'。由于第一傳輸門209是激活的，節點'A'和節點?' 被維持在相同的狀態。因此，主控鎖存器210是激活的并且保持正確值被提供作為觸發器 輸出Q 226。因為時鐘輸入CLK 204處于邏輯'1'，所以伺服三態反相器222是未激活的。 輸出反相器224使在節點?'處的邏輯反相并且因此觸發器輸出Q 226處于邏輯'0'。
[0026] 在第三狀態中，時鐘輸入CLK 204轉換到邏輯'0'并且觸發器輸入D 202從邏輯 '〇'轉換到邏輯'1'。三態反相器208的輸出即節點'A'轉換到邏輯'0'。因此，主控反相 器212的輸出轉換到邏輯' Γ，即節點'B'轉換到邏輯' Γ。當時鐘輸入CLK 204處于邏輯 '0'時，第一傳輸門209和第二傳輸門216是未激活的。因此，當在第二狀態中時，觸發器 輸出Q 226保持在邏輯'0'。另外，當在第二狀態中時，節點?'保持在邏輯'1'。在從節 點'E'接收到邏輯'1'時，伺服三態反相器222生成邏輯'0'。因此，節點'C'保持在邏輯
[0027] 在第四狀態中，時鐘輸入CLK 204轉換到邏輯'1'并且觸發器輸入D 202仍然處于 邏輯'1'。節點'A'保持在邏輯'0'并且節點'B'保持在邏輯'1'。當時鐘輸入CLK 204處 于邏輯'1'時，第一傳輸門209和第二傳輸門216被激活。因此，節點?'轉換到邏輯'0' 并且節點'C'轉換到邏輯'1'。