一種vco擺幅自動校準的電路和方法
【技術領域】
[0001]本發明涉及一種集成電路，特別涉及電感-電容壓控振蕩器(LCVC0)的一種擺幅監測技術及自動擺幅校準技術。
【背景技術】
[0002]在現代通信系統中，電感-電容壓控振蕩器(LCVC0)是一個極其關鍵的模塊，其調諧范圍和相位噪聲決定了一個接收機的基本性能。由于相位噪聲性能較好，電感-電容壓控振蕩器(LCVC0)被廣泛用于射頻鎖相環(PLL)電路中，用以生成頻率受控信號。在一定的范圍內，相位噪聲隨著LCVC0的振蕩信號擺幅的增大而增大。然而，在LCVC0的設計中，無論是片上集成的電感、電容元件還是片外分立的電感電容元件，其Q值都會隨工藝、溫度等外部條件的變化而變化，難以保證產品一致性。同時LCVC0的偏置電流也會隨工藝和溫度變化而變化，因此難以保證VC0工作時振蕩信號擺幅的穩定性。在Q值很大的場合，理論上可以降低VC0的工作電流，得到同樣的擺幅，獲得同樣的VC0性能。相反，最嚴重的情況下如果Q值太小，LCVC0會不滿足起振條件，停止振蕩。
【發明內容】
[0003]針對上述問題，本發明公開一種VC0擺幅自動校準的電路和方法。本發明的目的是，實現LCVC0振蕩擺幅的自動控制:當某種寄生因素導致擺幅太小時，自動增大擺幅；當某種寄生因素導致擺幅太大時，自動減小擺幅。實際上本發明間接保證了 LCVC0的相位噪聲性能。為了實現本發明的發明目的，發明人是通過如下技術方案實現的。
[0004]本發明公開的VC0擺幅自動校準的電路包括擺幅監測電路、比較電路、邏輯電路、VC0及其擺幅控制電路。通過一種新型的擺幅監測電路對由鎖相環(PLL)中壓控振蕩器(VC0)生成的振蕩信號擺幅進行監測、反饋、比較、控制，實現VC0擺幅自動校準。
[0005]具體的校準過程描述如下:通過Start信號和時鐘信號，啟動自動擺幅校準電路，邏輯電路每個時鐘周期產生一組控制信號，控制LCVC0的振蕩信號擺幅，一旦擺幅監測電路輸出信號Vamp高于目標擺幅Vref，比較電路產生Stop信號，邏輯電路產生Latch信號，并產生ΑΜΡ_0Κ信號，校準過程完成。
[0006]本發明的優點及效果在于:
(1)本發明的新型擺幅監測電路工作頻率高，引入反饋電路保證了監測精度高。
[0007](2)本發明的邏輯電路簡單，校準算法實用，從根本上保證了 LCVC0能夠滿足起振條件。
[0008](3)本發明可以實現擺幅自動校準，校準之后的VC0可以取得相位噪聲性能和功耗的最優折衷。
[0009]附圖簡述
通過附圖中的圖形，以示例方式，而非限制方式來圖解本發明的實施例，在這些附圖中相同的參考數字指代相似的元件。
[0010]圖1是本發明的鎖相環(PLL)電路的圖示。
[0011]圖2是本發明的用于圖1中的PLL的擺幅自動校準電路的圖示。
[0012]圖3是本發明的用于圖2中PLL的VC0及其擺幅控制電路的圖示。
[0013]圖4是本發明的用于圖2中擺幅自動校準電路的擺幅監測電路的圖示。
[0014]圖5是本發明的用于圖2中擺幅自動校準電路的邏輯電路示意圖及校準過程示意圖。
[0015]具體實施方法
圖1示出了使用LCVC0的PLL電路。通常包括相位-頻率檢測器(PFD) 101，電荷泵(CP) 102，環路濾波器(LF) 103，LCVC0104(包括擺幅自動校準電路106和自動頻率校準(AFC)電路107)，可編程分頻器電路105，緩沖器電路108。
[0016]PFD 101接收參考時鐘信號(Fref)并和Dividerl05輸出的反饋時鐘(Fdiv)進行相位或頻率的比較，生成反映相位或頻率差的誤差信號。當反饋信號頻率低于參考時鐘信號時，產生Up信號，控制CP102對環路濾波器103充電；當反饋時鐘頻率高于參考時鐘信號時，產生Down信號，控制CP102對環路濾波器103放電。充電或放電可以使LCVC0的輸入信號(VT)增大或減小，從而適當地提高或降低LCVC0104的振蕩信號(Fvco)頻率。為了防止負載牽引效應和提高驅動能力，采用緩沖器電路(Buffer) 108輸出最終的PLL輸出信號(Fpll)。
[0017]自動頻率控制電路107 (AFC)監測VT信號，選擇校準邊帶，控制LCVC0的輸出頻率；自動擺幅校準電路106監測LCVC0的輸出信號擺幅，通過控制電流，控制LCVC0的擺幅。
[0018]圖2示出了本發明中利用擺幅監測電路進行自動擺幅校準的實施例。包括擺幅監測電路204，比較電路201，邏輯電路202，LCVC0及其擺幅控制電路203。如圖所示，所有的電路接成反饋環路。通過對由鎖相環(PLL)中壓控振蕩器(VC0)生成的振蕩信號擺幅進行監測、反饋、比較、控制，實現VC0擺幅自動校準。通過Start信號和時鐘信號，啟動自動擺幅校準電路，邏輯電路每個時鐘周期產生一組控制信號(C3C2C1C0)，控制LCVC0的振蕩信號擺幅，一旦擺幅監測電路輸出信號Vamp高于目標擺幅Vref，比較電路產生Stop信號，邏輯電路產生Latch信號，并產生ΑΜΡ_0Κ信號，校準過程完成。
[0019]圖3示出了本發明的LCVC0及其擺幅控制電路的實施例。4bit控制碼(C3C2C1C0)控制4路開關(S3S2S1S0)，對應控制4bit的二進制電流源是否接入LCVC0核心電路(LCTank)中，二進制電流源的大小決定了 LC Tank的差分振蕩信號(VC0_P\VC0_N)擺幅，lb電流源不受控制信號控制。其中，射頻NM0S管麗1、麗2交叉耦合，PM0S管MP1、MP2交叉耦合，它們和電感L、電容C 一起組成了 LCVC0核心電路(LC Tank)。
[0020]圖4示出了本發明的擺幅監測電路的實施例。LCVC0生成的差分時鐘信號VC0_P、VC0_N，通過電容CAP1、CAP2和Rl、R2構成的高通濾波器耦合到擺幅監測電路的差分輸入端V+\V-。擺幅監測電路的主體電路由偏置電流Ibias