輸出電路及光耦合裝置的制造方法
【專利說明】輸出電路及光耦合裝置
[0001]相關申請的引用
[0002]本申請基于2014年9月05日提出申請的在先日本專利申請2014 — 180992號并主張其優先權，這里通過引用而包含其全部內容。
技術領域
[0003]這里說明的實施方式整體上涉及輸出電路及光耦合裝置。
【背景技術】
[0004]—般在混合載置有邏輯電路或模擬一數字電路的混合信號電路中包含各種各樣的功能塊。隨著半導體集成電路裝置的高集成化、高性能化，強烈要求將這些功能塊內或功能塊間、還有構成系統的各裝置間的數字數據高速且低噪聲地傳送，低耗電化的要求也變強。為了在各種各樣的接口中以低噪聲實現高速的信號傳送，提出了以一定的轉換速率(即:擺率、slew rate)輸出的轉換速率控制輸出電路。但是，難以將大范圍的負荷電容以低耗電加以驅動。
【發明內容】
[0005]實施方式提供一種以低耗電驅動大范圍的負荷電容的輸出電路及光親合裝置。
[0006]根據一個是實施方式，輸出電路具備:輸出部，包括設在電源電位與輸出端子之間且在柵漏極間連接有第一電容元件的第一導電型的第一晶體管，和設在上述輸出端子與基準電位之間且在柵漏極間連接有第二電容元件的第二導電型的第二晶體管；第一驅動電路，根據上述第二晶體管的柵極電壓檢測上述第二晶體管截止的情況，并驅動上述第一晶體管；第二驅動電路，根據上述第一晶體管的柵極電壓檢測上述第一晶體管截止的情況，并驅動上述第二晶體管。
[0007]根據上述結構的輸出電路及光耦合裝置，能夠提供一種以低耗電驅動大范圍的負荷電容的輸出電路及光耦合裝置。
【附圖說明】
[0008]圖1是例示有關第一實施方式的轉換速率(slew rate)控制輸出電路的電路圖。
[0009]圖2是用來說明圖1的轉換速率控制輸出電路的動作的電路圖。
[0010]圖3是用來說明圖1的轉換速率控制輸出電路的動作的電路圖。
[0011]圖4是用來說明圖1的轉換速率控制輸出電路的動作的動作波形圖。
[0012]圖5是表示圖1的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0013]圖6是例示有關第二實施方式的轉換速率控制輸出電路的電路圖。
[0014]圖7是用來說明圖6的轉換速率控制輸出電路的動作的動作波形圖。
[0015]圖8是表示圖6的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0016]圖9是表示圖6的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0017]圖10是表示圖6的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0018]圖11是表示圖6的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0019]圖12是例示有關第三實施方式的轉換速率控制輸出電路的電路圖。
[0020]圖13是例示有關第四實施方式的轉換速率控制輸出電路的電路圖。
[0021]圖14是表示圖13的轉換速率控制輸出電路的動作狀態的動作波形圖。
[0022]圖15(a)是例示有關第五實施方式的光耦合裝置的塊圖。圖15(b)是例示有關第五實施方式的光耦合裝置的構造的剖視圖。
[0023]圖16是例示有關第六實施方式的光通信系統的塊圖。
【具體實施方式】
[0024]以下，參照附圖對本發明的實施方式進行說明。
[0025](第一實施方式)
[0026]圖1是例示有關第一實施方式的轉換速率控制輸出電路的電路圖。
[0027]如圖1所示，本實施方式的轉換速率控制輸出電路1具備輸出部2、低端晶體管驅動部(第二驅動電路)10、高端晶體管驅動部(第一驅動電路)15、低端監視部20和高端監視部25。轉換速率控制輸出電路1還具備:經由輸入部30被輸入輸入信號Vin的輸入端子40、和從輸出部2輸出轉換速率被控制的輸出信號Vout的波形的輸出端子41。轉換速率控制輸出電路1連接在電源端子45與接地端子46之間。接地端子46是與連接有轉換速率控制輸出電路1的電位中的最低的電位(基準電位)相連接的端子，典型地連接在0V上。電源端子45是與連接有轉換速率控制輸出電路1的電位中的最高的電位相連接(電源電位)的端子，例如連結在5V上。
[0028]輸出部2包括N溝道M0SFET (第二晶體管)3和P溝道M0SFET4 (第一晶體管)。N溝道M0SFET3及P溝道M0SFET4的漏極端子被相互連接。N溝道M0SFET3的源極端子連接在接地端子46上，P溝道M0SFET4的源極端子連接在電源端子45上。包括N溝道M0SFET3和P溝道M0SFET4的輸出部2構成CMOS型的輸出電路。在N溝道M0SFET3的柵漏極間連接有電容器(第二電容元件)5。在P溝道M0SFET4的柵漏極間連接有電容器(第一電容元件)6。這些電容器5、6形成N溝道M0SFET3及P溝道M0SFET4各自的米勒電容，決定N溝道M0SFET3及P溝道M0SFET4各自的導通時間及關斷時間。在P溝道M0SFET4導通的期間，輸出信號Vout以大致一定的斜率下降。在N溝道M0SFET3導通的期間，輸出信號Vout以大致一定的斜率下降。因而，轉換速率控制輸出電路1的前沿時及后沿時的轉換速率SRr、SRf分別為大致一定。另外，N溝道M0SFET3由于相對于P溝道M0SFET4連接在低電位側，所以也稱作低端晶體管。P溝道M0SFET4由于相對于N溝道M0SFET3連接在高電位側，所以也稱作高端晶體管。
[0029]低端((Low-Side)晶體管驅動部10包括N溝道M0SFET11、P溝道M0SFET12和速度調整電阻13。P溝道M0SFET12、速度調整電阻13及N溝道M0SFET11在電源端子45與接地端子46之間被依該順序串聯連接。連接有速度調整電阻13和N溝道M0SFET11的節點連接在輸出部2的N溝道M0SFET3的柵極端子上。N溝道M0SFET11及P溝道M0SFET12各自的柵極端子被相互連接，連接在后述的高端監視部25的輸出上。低端晶體管驅動部10按照高端監視部25的輸出驅動輸出部的N溝道M0SFET3。由于速度調整電阻13被插入于N溝道M0SFET3導通的情況下形成的路徑中，所以N溝道M0SFET3的導通所需要的時間比關斷時間長。速度調整電阻13的值越大，N溝道M0SFET3的導通時間越長。
[0030]高端(High-Side)晶體管驅動部15包括N溝道M0SFET16、速度調整電阻17和P溝道M0SFET18。P溝道M0SFET18、速度調整電阻17及N溝道M0SFET16在電源端子45與接地端子46之間被依該順序串聯連接。連接有P溝道M0SFET18和速度調整電阻17的節點被連接到輸出部2的P溝道M0SFET4的柵極端子上。N溝道M0SFET16及P溝道M0SFET18各自的柵極端子被相互連接，連接在后述的低端監視部20的輸出上。高端晶體管驅動部15按照低端監視部20的輸出驅動輸出部2的P溝道M0SFET4。由于在P溝道M0SFET4導通的路徑中插入速度調整電阻17，所以P溝道M0SFET4的導通所需要的時間比關斷的時間長。速度調整電阻17的值越大，P溝道M0SFET4的導通時間越長。
[0031]這樣，在本實施方式的轉換速率控制輸出電路1中，CMOS結構的輸出部2的N溝道M0SFET3及P溝道M0SFET4分別被不同的驅動電路驅動。此外，在本實施方式的轉換速率控制輸出電路1中，低端晶體管驅動部10及高端晶體管驅動部15被設定了輸出電阻，以使所驅動的對象的M0SFET的關斷時間比導通時間短。
[0032]低端監視部20包括逆變器21、23和NAND22。對NAND22輸入來自輸入端子40的輸入信號Vin和經由逆變器21輸入N溝道M0SFET3的柵極電壓Vnga。NAND22的輸出連接在高端晶體管驅動部15上，經由高端晶體管驅動部15驅動輸出部2的P溝道M0SFET4。
[0033]高端監視部25包括NAND26和逆變器27、28。對NAND26輸入輸入信號Vin的反轉信號和P溝道M0SFET4的柵極電壓Vpga。NAND26的輸出經由兩個逆變器27、28連接在低端晶體管驅動部10上，經由低端晶體管驅動部10驅動輸出部2的N溝道M0SFET3。
[0034]低端監視部20的NAND22監視作為低端晶體管的N溝道M0SFET3的柵極電壓Vnga成為低電平的情況。NAND22如果判斷柵極電壓Vnga是低電平，則輸出驅動高端晶體管驅動部15并且將P溝道M0SFET4導通的信號。檢測柵極電壓Vnga是低電平的閾值是NAND22的輸入閾值電壓，例如是(1/2) X電源電壓。
[0035]高端監視部25的NAND26監視作為高端晶體管的P溝道M0SFET4的柵極電壓Vpga成為高電平的情況。NAND26如果判斷柵極電壓Vpga是高電平，則輸出驅動低端晶體管驅動部10并且將N溝道M0SFET3導通的信號。檢測柵極電壓Vpga是高電平的閾值是NAND26的輸入閾值電壓，例如是(1/2) X電源電壓。
[0036]另外，也能夠通過變更NAND22、26的前后的邏輯柵極、例如逆變器23、27等的閾值來設定NAND22、26的邏輯電平的閾值。
[0037]這樣，在本實施方式的轉換速率控制輸出電路1中，CMOS結構的輸出部2的N溝道M0SFET3及P溝道M0SFET4各自的關斷是通過檢測它們的柵極電壓Vnga、Vpga的電平來監視的。
[0038]輸入部30將從輸入端子40輸入的輸入信號Vin分別經由逆變器31、32分配給上述低端晶體管驅動部10及高端晶體管驅動部15。低端晶體管驅動部10和高端晶體管驅動部15由于以相反的邏輯動作，所以對某個分配路徑插入逆變器33。
[0039]接著，對本實施方式的轉換速率控制輸出電路1的動作進行說明。
[0040]圖2及圖3分別表示用來進行使輸出信號Vout的前沿時及后沿時的轉換速率SRr、SRf分別成為大致一定的動作的次序。
[0041]圖4用相同的時間軸示意地表示本實施方式的轉換速率控制輸出電路1的輸入信號Vin、P溝道M0SFET4的柵極電壓Vpga、N溝道M0SFET3的柵極電壓Vnga及輸出信號Vout的動作波形的例子。圖4的最上段的圖是對轉換速率控制輸出電路1的輸入端子40輸入的輸入信號Vin的動作波形。在該例中，輸入信號Vin是低電平為0V、高電平為5V的數字信號。圖4的第二段的圖是P溝道M0SFET4的柵極電壓Vpga的動作波形。圖4的第三段的圖是N溝