一種帶失效檢測機制的時鐘電路的制作方法
【技術領域】
[0001]本發明涉及微控制器、數字信號通信和處理等運用時鐘晶振電路的領域，尤其是一種帶失效檢測機制的時鐘電路。
【背景技術】
[0002]在現今的數字化信息時代，越來越多的微控制和微處理技術被應用在我們的生活和工作當中。大到航天飛行器上的控制器，小到一個家用電飯煲的主控芯片，這些都會用到數字信號控制處理技術和微控制芯片，而對信號的處理就不能缺少了時鐘晶振電路作為載體和依托。
[0003]在數字控制技術發展初期，時鐘可以采用晶振、環形振蕩器、C振蕩等多種形式。而晶振和LC振蕩等多需要借助外圍器件來實現；環形振蕩器也需要鎖相環來保持時鐘的準確度；利用電容的充電特性，并控制其充電電壓而得到相應時鐘周期的方法，利用這種方法，在應用cmos設計時鐘振蕩器時，常見的問題就是精確度低和出現失效導致電路不能正常工作。
【發明內容】
[0004]為了解決上述技術問題，本發明的目的是提供一種帶失效檢測機制的時鐘電路。
[0005]本發明所采用的技術方案是:一種帶失效檢測機制的時鐘電路，包括第一電容充放電電路、第二電容充放電電路、第一比較器、第二比較器、基準電壓輸入端、第一充放電控制電路、第二充放電控制電路、失效檢測電路、第一邏輯判斷模塊和第二邏輯判斷模塊，所述第一電容充放電電路的輸出端與第一比較器的第一輸入端連接，所述第二電容充放電電路的輸出端與第二比較器的第一輸入端連接，所述基準電壓輸入端分別與第一比較器的第二輸入端和第二比較器的第二輸入端連接，所述第一比較器的輸出端與第一充放電控制電路的第一輸入端連接，所述第二比較器的輸出端與第二充放電控制電路的第一輸入端連接，所述第一充放電控制電路的第一輸出端與第二充放電控制電路的第二輸入端連接，所述第二充放電控制電路的第一輸出端與第一充放電控制電路的第二輸入端連接，所述第一充放電控制電路的第二輸出端與失效檢測電路的第一輸入端連接，所述第二充放電控制電路的第二輸出端與失效檢測電路的第二輸入端連接，所述失效檢測電路的第一輸出端與第一邏輯判斷模塊的第二輸入端連接，所述第一充放電控制電路的第一輸出端與第一邏輯判斷模塊的第一輸入端連接，所述第一邏輯判斷模塊的輸出端與第二電容充放電電路的輸入端連接，所述失效檢測電路的第二輸出端與第二邏輯判斷模塊的第一輸入端連接，所述第二充放電控制電路的第一輸出端與第二邏輯判斷模塊的第二輸入端連接，所述第二邏輯判斷模塊的輸出端與第一電容充放電電路的輸入端連接。
[0006]進一步地，所述第一邏輯判斷模塊為第三或非門，所述第二邏輯判斷模塊為第二與非門。
[0007]進一步地，所述失效檢測電路包括第一或非門、第一緩沖器、第一非門、第一與非門和第二或非門，所述第一或非門的第一輸入端為失效檢測電路的第一輸入端，所述第一或非門的第二輸入端為失效檢測電路的第二輸入端，所述第一或非門的輸出端和第一緩沖器的輸入端連接，所述第一緩沖器的輸出端和第一非門的輸入端連接，所述第一非門的輸出端和第一與非門的第二輸入端連接，所述第一與非門的第一輸入端為第一使能端，所述第一與非門的輸出端為失效檢測電路的第一輸出端，所述第一緩沖器的輸出端和第二或非門的第一輸入端連接，所述第二或非門的第二輸入端為第二使能端，所述第二或非門的輸出端為失效檢測電路的第二輸出端。
[0008]更進一步地，所述第一電容充放電電路包括第一 PM0SFET、第一電阻、第一NM0SFET和第一電容，所述第一 PM0SFET的源極和第一電阻的一端連接，所述第一 PM0SFET的漏極接電源，所述第一電阻的另一端和第一電容的一端連接，所述第一電阻的另一端與第一 NM0SFET的漏極連接，所述第一電容的另一端接地，所述第一 NM0SFET的源極和第一電容的另一端連接，所述第一 NM0SFET的柵極和第一 PM0SFET的柵極連接，所述第一 PM0SFET的柵極為第一電容充放電電路的輸入端，所述第一電阻的另一端為第一電容充放電電路的輸出端，所述第二電容充放電電路包括第二 PM0SFET、第二電阻、第二 NM0SFET和第二電容，所述第二電容充放電電路的電路連接和第一電容充放電電路的電路連接一樣，所述第二PM0SFET的柵極為第二電容充放電電路的輸入端，所述第二電阻的另一端為第二電容充放電電路的輸出端。
[0009]更進一步地，所述第一充放電控制電路包括第三PM0SFET，第四PM0SFET，第五PM0SFET，第六PM0SFET，第二非門，第二緩沖器，第三非門，第三NM0SFET，第四NM0SFET，第五NM0SFET，第六NM0SFET，所述第三PM0SFET的漏極接電源，所述第三PM0SFET的柵極和第五PM0SFET的源極連接，所述第三PM0SFET的源極和第三NM0SFET的漏極連接，所述第三NM0SFET的柵極和第五NM0SFET的漏極連接，所述第三NM0SFET的柵極為第一充放電控制電路的第一輸入端，所述第三NM0SFET的源極接地，所述第五NM0SFET的源極接地，所述第五NM0SFET的柵極和第三非門的輸出端連接，所述第三NM0SFET的漏極和第二非門的輸入端連接，所述第四PM0SFET的漏極接電源，所述第四PM0SFET的源極和第二非門的輸入端連接，所述第四PM0SFET的柵極和第二非門的輸出端連接，所述第二非門的輸出端和第二緩沖器的輸入端連接，所述第二非門的輸出端為第一充放電控制電路的第一輸出端，所述第二緩沖器的輸出端和第五PM0SFET的柵極連接，所述第二緩沖器的輸出端為第一充放電控制電路的第二輸出端，所述第五PM0SFET的漏極接電源，所述第五PM0SFET的柵極和第四NM0SFET的柵極連接，所述第五PM0SFET的源極和第四NM0SFET的源極連接，所述第四NM0SFET的源極和第六NM0SFET的漏極連接，所述第六NM0SFET的源極接地，所述第六NM0SFET的柵極為第一充放電控制電路的第二輸入端，所述第五PM0SFET的源極和第三非門的輸入端連接，所述第六PM0SFET的漏極接電源，所述第六PM0SFET的源極和第三非門的輸入端連接，所述第六PM0SFET的柵極和第三非門的輸出端連接，所述第二充放電控制電路的電路結構和第一充放電控制電路相同。
[0010]更進一步地，所述時鐘電路還包括輸出波形整形電路，所述第二與非門的輸出端與輸出波形整形電路的輸入端連接。
[0011]本發明的有益效果是:本發明的時鐘電路無需借助外圍電路即可產生時鐘脈沖，實用性強；本發明通過兩路充放電控制電路精確控制兩路電容充放電電路交替工作，可得到精確的時鐘波形；增加失效檢測電路保證電路正常工作，提高了時鐘電路的穩定性。
【附圖說明】
[0012]下面結合附圖對本發明的【具體實施方式】作進一步說明:
圖1是本發明一種帶失效檢測機制的時鐘電路的一具體實施例電路圖；
圖2是本發明一種帶失效檢測機制的時鐘電路的一具體實施例時鐘波形圖；
圖3是本發明一種帶失效檢測機制的時鐘電路中充放電控制電路的一具體實施例電路圖；
圖4是本發明一種帶失效檢測機制的時鐘電路中失效檢測電路的一具體實施例電路圖。
【具體實施方式】
[0013]需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。
[0014]—種帶失效檢測機制的時鐘電路，參考圖1，包括第一電容充放電電路1、第二電容充放電電路2、第一比較器P1、第二比較器P2、基準電壓輸入端VREF、第一充放電控制電路P3、第二充放電控制電路P4、失效檢測電路P5、第一邏輯判斷模塊和第二邏輯判斷模塊，在本實施例中，所述第一邏輯判斷模塊為第三或非門P6，所述第二邏輯判斷模塊為第二與非門P7。
[0015]進一步地，所述第一電容充放電電路1包括第一 PMOSFET MP1、第一電阻R1、第一NM0SFET麗1和第一電容C1，所述第一 PMOSFET MP1的源極和第一電阻R1的一端連接，所述第一 PMOSFET MP1的漏極接電源，所述第一電阻R1的另一端和第一電容C1的一端連接，所述第一電阻R1的另一端與第一 NMOSFET MN1的漏極連接，所述第一電容C1的另一端接地，所述第一 N