一種復用兩數據輸入主從型d觸發器的制造方法
【技術領域】
[0001]本發明設計了一種復用兩數據輸入主從型D觸發器，主要用于數字電路設計領域。
【背景技術】
[0002]隨著CMOS工藝的發展，芯片制造早已進入亞微米水平，目前最先進的工藝甚至已經小于15nm，按照摩爾定律的預測，2015年單顆集成電路上可容納的晶體管數量將超過26億。目前數模混合工藝芯片是芯片設計制造領域的主流，一般來說，數字電路的版圖能占到芯片整體面積的60%以上。因此，在不影響芯片性能的前提下，減小數字電路的面積將大大降低芯片的制造成本，同時也會有效的減少芯片的功耗。
[0003]D觸發器是數字系統中重要的時序器件，在時鐘分頻和數據鎖存應用中必不可少，同時由于該器件包含的管子數量眾多，因此減少D觸發器的數量能有效的減小芯片的面積。
[0004]傳統的D觸發器參見圖1。傳統D觸發器都是單數據輸入，只能實現對單通道數據的鎖存。主鎖存電路由第一 PM0S管?第四PM0S管及第一 NM0S管?第四NM0S管組成，從鎖存器由第五PM0S管?第八PM0S管及第五NM0S管?第八NM0S管組成。為了對輸出信號進行整形及增大輸出信號的驅動能力，在輸出端可以加兩組反相器或緩沖器。
[0005]傳統的D觸發器和本發明相比，有兩個缺點:其一是傳統D觸發器為單數據輸入結構，如果實現雙數據輸入，不可避免要使用兩組D觸發器，如此一來勢必會增加M0S管數量，在D觸發器大量使用的條件下，多余M0S管造成的芯片面積浪費不可忽視；其二是傳統的D觸發器采用一個傳輸門與兩個反相器組成鎖存電路，該結構的鎖存電路在版圖實現時會產生比較大的寄生電容，響應速度慢。
【發明內容】
[0006]針對傳統D觸發器存在的不足，本發明提供一種復用兩數據輸入主從型D觸發器，占用更小的版圖面積，且響應速度更快。
[0007]本發明是通過以下技術方案來實現的:
一種復用兩數據輸入主從型D觸發器，包括:數據輸入選擇電路、主鎖存電路和從鎖存電路。
[0008]所述的數據輸入選擇電路由PM0S管第一 PM0S管?第五PM0S管及第一 NM0S管?第五NM0S管組成，其中第一 PM0S管的柵極接數據選擇控制信號，源極接電源，漏極接第三PM0S管的源極；第三PM0S管的柵極接第二數據輸入端，漏極接第五PM0S管的源極；第二PM0S管的柵極接第一數據輸入端，源極接電源，漏極接第四PM0S管的源極；第四PM0S管的柵極接數據選擇控制信號的反相信號，漏極接第五PM0S管的源極；第五PM0S管的柵極接時鐘信號，漏極接第五NM0S管的漏極；第五NM0S管的柵極接時鐘信號的反相信號，源極接第三NM0S管的漏極；第三NM0S管的柵極接第二數據輸入端，源極接第一 NM0S管的漏極；第一NMOS管的柵極接數據選擇控制信號的反相信號，源極接地；第四NM0S管的柵極接數據選擇控制信號，漏極接第三NM0S管的漏極，源極接第二 NM0S管的漏極；第二 NM0S管的柵極接第一數據輸入端，源極接地。
[0009]所述的主鎖存電路由第六PM0S管?第八PM0S管及第六NM0S管?第八NM0S管組成，其中第六PM0S管的柵極接第八PM0S管的漏極，源極接電源，漏極接第七PM0S管的源極；第七PM0S管的柵極接時鐘信號的反相信號，漏極接第五NM0S管的漏極；第七NM0S管的柵極接時鐘信號，漏極接第五NM0S管的漏極，源極接第六NM0S管的漏極；第六NM0S管的柵極接第八PM0S管的漏極，源極接地；第八PM0S管的柵極接第五NM0S管的漏極，源極接電源，漏極接第八PM0S管的漏極；第八NM0S管的柵極接第五NM0S管的漏極，漏極接第八PM0S管的漏極，源極接地。
[0010]所述的從鎖存電路由第十PM0S管?第十二 PM0S管及第十NM0S管?第十二 NM0S管組成，其中第十一PM0S管的柵極接電路輸出端口 Q，源極接電源，漏極接第十PM0S管的源極；第十PM0S管的柵極接時鐘信號，漏極接電路輸出端口 QN ;第十NM0S管的柵極接時鐘反相信號，源極接第i^一 NM0S管的漏極，漏極接輸出端口 QN ;第^^一 NM0S管的柵極接輸出端口 Q，源極接地；第十二 PM0S管的柵極接輸出端口 QN，源極接電源，漏極接輸出端口 QN ;第十二 NM0S管的柵極接輸出端口 QN，源極接地，漏極接輸出端口 Q。
[0011]優選地，所述一種復用兩數據輸入主從型D觸發器還具有第一輸入信號處理電路，所述第一輸入信號處理電路包括第十三PM0S管和第十三NM0S管，其中第十三PM0S管的柵極接數據選擇信號，源極接電源，漏極接數據選擇的反相信號；第十三NM0S管的柵極接數據選擇信號，源極接地，漏極接數據選擇的反相信號。
[0012]所述傳輸門由第九PM0S管和第九NM0S管組成，第九PM0S管的柵極接時鐘信號的反相，源極接輸出端口 QN，漏極接第八PM0S管的漏極；第九NM0S管的柵極接時鐘信號，源極接輸出端口 QN，漏極接第八PM0S管的漏極。
[0013]優選地，所述一種復用兩數據輸入主從型D觸發器還具有第二輸入信號處理電路，所述第二輸入信號處理電路由第十四PM0S管和第十四NM0S管組成，其中第十四PM0S管的柵極接時鐘信號，源極接電源，漏極接時鐘的反相信號，第十四NM0S管的柵極接時鐘信號，源極接地，漏極接時鐘信號的反相。
[0014]本電路采用數據輸入選擇電路、主鎖存電路和從鎖存電路。兩組數據首先進入數據輸入選擇電路，在輸入選擇信號的控制下只選通一路數據進入到鎖存電路，也就是說同一時刻有且只有一路數據能進入主從型D觸發器。之后數據在時鐘信號的控制下由主鎖存器流入從鎖存器，并輸出給后續電路，實現主從型D觸發器的復用。
[0015]因此，本發明占用了比傳輸門更小的版圖面積，減小了寄生電容，提升了電路響應速度。
【附圖說明】
[0016]圖1為傳統的主從型D觸發器示意圖；
圖2為本發明復用兩數據輸入主從型D觸發器示意圖；
圖3為本發明復用兩數據輸入主從型D觸發器邏輯示意圖；
圖4為本發明工作狀態時的時序圖。
[0017]附圖標記說明:PM1~PM14—第一PMOS 管 ~ 第十四 PM0S 管，NM1~NM14—第一 NM0S管~第十四NM0S管，D、D0—第一數據輸入端，D1—第二數據輸入端，QN、Q—數據輸出端，CK一時鐘輸入端，CKN—時鐘的反相信號，S—數據選擇控制輸入端，SN—數據選擇控制信號的反相信號。
【具體實施方式】
[0018]以下將結合附圖對本發明的具體實施進行詳細說明。
[0019]請參閱圖2，圖2為復用兩數據輸入主從型D觸發器的示意圖，包括:數據輸入選擇電路、主鎖存電路和從鎖存電路。
[0020]所述的數據輸入選擇電路由第一 PM0S管?第五PM0S管及第一 NM0S管?第五NM0S管組成，其中第一 PM0S管的柵極接數據選擇控制信號，源極接電源，漏極接第三PM0S管的源極；第三PM0S管的柵極接第二數據輸入端，漏極接第五PM0S管的源極；第二 PM0S管的柵極接第一數據輸入端，源極接電源，漏極接第四PM0S管的源極；第四PM0S管的柵極接數據選擇控制信號的反相信號，漏極接第五PM0S管的源極?’第五PM0S管的柵極接時鐘信號，漏極接第五NM0S管的漏極；第五NM0S管的柵極接時鐘信號的反相信號，源極接第三NM0S管的漏極；第三NM0S管的柵極接第二數據輸入端，源極接第一 NM0S管的漏極；第一NM0S管的柵極接數據選擇控制信號的反相信號，源極接地；第四NM0S管的柵極接數據選擇控制信號，漏極接第三NM0S管的漏極，源極接第二 NM0S管的漏極；第二 NM0S管的柵極接第一數據輸入端，源極接地。
[0021]所述的主鎖存電路由第六PM0S管?第八PM0S管及第六NM0S管?第八NM0S管組成，其中第六NM0S管的柵極接第八PM0S管的漏極，源極接電源，漏極接第七PM0S管的源極；第七PM0S管的柵極接時鐘信號的反相信號，漏極接第五NM0S管的漏極；第七NM0S管的柵極接時鐘信號，漏極接第五NM0S管的漏極，源極接第六NM0S管的漏極；第六NM0S管的柵極接第八PM0S管的漏極，源極接地；第八PM0S管的柵極接第五NM0S