并聯諧振電路的制作方法
【技術領域】
[0001]本發明涉及利用于調諧器系統等中的并聯諧振電路。
【背景技術】
[0002]在接收由多個頻道構成的發送信號后選擇期望的頻道來進行解調的調諧器系統中，要求低的失真特性。例如，日本的地面數字電視廣播(ISDB-T)每1個頻道在6MHz的信號頻帶內由第13頻道(473.143MHz)至第52頻道(707.143MHz)的總計40個頻道構成，在調諧器系統中，在各接收頻道中對于干擾頻道輸入電平要求50dBc以上的耐干擾波特性。
[0003]為了實現這樣的接收特性，在調諧器系統中，在初級的低噪音放大器中，大多通過根據接收頻道來使中心頻率發生變化的并聯諧振電路，去除干擾波。另一方面，對于移動終端等而言低功耗也很重要。
[0004]根據某一現有技術，將電感部、可變電容部和可變電阻部并聯連接而成的并聯諧振電路構成放大電路，作為跨導(transconductance)放大器的負載。可變電阻部并聯連接多個支路而成，各支路具有電阻與M0S開關的串聯電路。可變電容部也同樣將多個支路并聯連接而成，各支路具有電容與M0S開關的串聯電路(參照非專利文獻1)。
[0005]在先技術文獻
[0006]非專利文獻
[0007]非專利文獻1:Y.Kanazawa et al.，" A 130M to 1GHz Digitally Tu nableRFLC-Tracking Filter for CMOS RF receivers,,，IEEE Asian Solid-State CircuitsConference，Nov.2008，pp.469-472
【發明內容】
[0008]發明要解決的課題
[0009]如上述那樣將并聯諧振電路作為跨導放大器的負載來構成放大電路的情況下，放大電路的輸出電壓Vo是交流分量Vac與該放大電路的電源電壓Vdd重疊的電壓。并且，Vdd被輸入到可變電阻部的截止狀態的PM0S開關的柵極。此時的輸出電壓Vo與截止狀態的PM0S開關的柵極-源極間電壓Vgs的關系為:
[0010]Vgs = Vdd-Vo = Vdd- (Vdd+Vac) = -Vac。
[0011]但是，若交流分量Vac變成構成PM0S開關的晶體管的閾值電壓Vth以上，則截止狀態的PM0S開關暫時成為導通狀態。由此，輸出阻抗的變動較大，放大電路的失真特性以及飽和特性惡化。此外，除了柵極-源極間以外，向源極-背柵(back gate)間的寄生二極管施加正向偏壓引起的阻抗的變動也會成為使失真特性以及飽和特性惡化的原因。并且，若為了降低功耗而使用閾值電壓Vth低的晶體管，則這些變動會變得更加顯著。
[0012]本發明的目的在于，以低功耗實現失真特性以及飽和特性良好的并聯諧振電路。
[0013]解決課題的手段
[0014]為了實現上述目的，根據本發明的某一觀點，在并聯連接電感部、電容部和可變電阻部且連接第1電源而構成的并聯諧振電路中，所述可變電阻部由1個支路或者多個支路的并聯連接構成，各個所述支路具有電阻與MOS開關的串聯電路，供給提供給各個所述MOS開關的柵極的控制信號的電源且向各個所述MOS開關供給背柵電壓的第2電源的電源電壓比所述第1電源的電源電壓高。
[0015]根據本發明的其他觀點，在并聯連接電感部與可變電容部且連接第1電源而構成的并聯諧振電路中，并聯連接多個支路而構成所述可變電容部，各個所述支路具有電容與M0S開關的串聯電路，供給提供給各個所述M0S開關的柵極的控制信號的電源且向各個所述M0S開關供給背柵電壓的第2電源的電源電壓比所述第1電源的電源電壓高。
[0016]發明效果
[0017]根據本發明，由于增大了 M0S開關的柵極電壓以及背柵電壓，因此該M0S開關容易維持截止狀態，因而并聯諧振電路的失真特性以及飽和特性得到改善。
【附圖說明】
[0018]圖1是將本發明的第1實施方式所涉及的并聯諧振電路構成為跨導放大器的負載的放大電路的電路圖。
[0019]圖2是表示圖1中的可變電容部的詳細結構例的電路圖。
[0020]圖3是表示圖1中的可變電容部的另一詳細結構例的電路圖。
[0021]圖4是表示圖1中的電阻值控制電路的詳細結構例的電路圖。
[0022]圖5是表示將本發明的第2實施方式所涉及的并聯諧振電路構成為差動型跨導放大器的負載的放大電路的電路圖。
[0023]圖6是表示圖5中的可變電容部的詳細結構例的電路圖。
[0024]圖7是表示圖5中的可變電容部的另一詳細結構例的電路圖。
[0025]圖8是表示圖5中的可變電容部的又一詳細結構例的電路圖。
[0026]圖9是作為可變放大電路具備圖1或圖5的放大電路的調諧器系統的框圖。
【具體實施方式】
[0027]以下，基于附圖來詳細說明本發明的實施方式。
[0028]《第1實施方式》
[0029]圖1是將本發明的第1實施方式所涉及的并聯諧振電路構成為跨導放大器的負載的放大電路的電路圖。圖1的放大電路由跨導放大器10、并聯諧振電路20和電阻值控制電路30構成。Vin是放大電路的輸入電壓，Vo是放大電路的輸出電壓。
[0030]并聯諧振電路20由電感部L、可變電容部VC和可變電阻部VR并聯連接而成，并聯諧振電路20插入到第1電源的電源電壓(以下，稱為第1電源電壓)Vddl與Vo之間。可變電阻部VR由η個(η是1以上的整數)支路的并聯連接構成，第1支路由PM0S開關SW1與電阻R1的串聯電路構成，第2支路由PM0S開關SW2與電阻R2的串聯電路構成，第η支路由PM0S開關SWn與電阻Rn的串聯電路構成。η根電阻R1、R2、…、Rn的各自的電阻值被進行互不相同的加權。
[0031]向電阻值控制電路30經由ESD (electro-static discharge，靜電放電)對策用電阻Resd而供給第2電源的電源電壓(以下，稱為第2電源電壓)Vdd2，使得生成提供給PM0S開關SW1、SW2、…、SWn的各個柵極的控制信號。此外，向PMOS開關SW1、SW2、…、SWn的各個背柵也經由ESD對策用電阻Resd而供給Vdd2。并且，構成各個PMOS開關SW1、SW2、…、SWn的晶體管的耐壓比構成跨導放大器10的M0S晶體管的耐壓高，以便提高ESD耐性。這里，Vdd2 > Vddl，例如 Vdd2 = 3.3V，Vddl = 1.8V。
[0032]如圖1中例示的那樣，只有第2支路的PM0S開關SW2被電阻值控制電路30提供變成截止狀態的控制信號群。放大電路的輸出電壓Vo在Vddl上重疊交流分量Vac。因此，截止狀態的PM0S開關SW2的柵極-源極間電壓Vgs可表示為:
[0033]Vgs = Vdd2~Vo
[0034]= Vdd2-(Vddl+Vac)
[0035]= -Vac+ (Vdd2-Vddl)。
[0036]這樣，與現有技術相比，PMOS開關SW2與2個電源電壓之差(Vdd2_Vddl)相應地更難以被接通，因此放大電路的失真特性以及飽和特性得以改善。此外，由于不會使源極-背柵間的寄生二極管導通，因此PM0S開關SW1、SW2、…、SWn的各個背柵也與Vdd2連接。
[0037]另外，不需要M0S開關與η根電阻R1、R2、…、Rn的全部都串聯連接。
[0038]圖2是表示圖1中的可變電容部VC的詳細結構例的電路圖。圖2的可變電容部VC被插入到Vddl與Vo之間，將m個(m是2以上的整數)支路并聯連接而成，第1支路由PM0S開關CSW1與電容C1的串聯電路構成，第2支路由PM0S開關CSW2與電容C2的串聯電路構成，第m支路由PM0S開關CSWm與電容Cm的串聯電路構成。m個電容Cl、C2、…、Cm的各自的電容值被進行互不相同的加權。由電容值控制電路40生成提供給PM0S開關CSW1、CSW2、…、CSWm的各自的柵極的控制信號。Vddl既是電容值控制電路40的電源電壓，還被提供給PM0S開關CSW1、CSW2、…、CSWm的各個背柵。
[0039]根據圖2的結構，能夠實現并聯諧振電路20的可變的諧振頻率。另外，不需要M0S開關與m個電容Cl、C2、…、Cm的全部都串聯連接。
[0040]圖3是表示圖1中的可變電容部VC的另一詳細結構例的電路圖。在圖3中，與圖2相比，PM0S開關CSWUCSW2、…、CSWm與電容Cl、C2、…、Cm的位置反轉。此外，與所述電阻值控制電路30同樣，電容值控制電路40經由ESD對策用電阻Resd而被供給Vdd2 ( >Vddl)，以生成提供給PM0S開關CSW1、CSW2、…、CSWm的各個柵極的控制信號。此外，對于PM0S開關CSW1、CSW2、…、CSWm的各個背柵也經由ESD對策用電阻Resd來供給Vdd2。并且，構成各個PM0S開關CSW1、CSW2、…、CSWm的晶體管是高耐壓M0S晶體管。
[0041]根據圖3的結構，能夠抑制可變電容部VC中因M0S開關引起的失真特性以及飽和特性的惡化。
[0042]圖4是表示圖1中的電阻值控制電路30的詳細結構例的電路圖。圖4的電阻值控制電路30由在第3電源的電源電壓(以下，稱為第3電源電壓)Vdd3下工作的邏輯電路31、和基于邏輯電路31的輸出在Vdd2下工作且輸出PM0S開關SW1、SW2、…、SWn的各個柵極控制信號的電平移位器(level shifter) 32構成。在此，Vdd3 ^ Vddl，例如Vdd3 =1.2V。
[0043]根據圖4的結構，能夠實現低功耗。另外，圖3中的電容值控制電路40也能夠通過與圖4相同的結構實現。
[0044]《第2實施方式》
[0045]圖5是表示將本發明的第2實施方式所涉及的并聯諧振電路構成為差動型跨導放大器的負載的放大電路的電路圖。Vinp以及Vinn是放大電路的差動輸入電壓，Vop以及Von是放大電路的差動輸出電壓。
[0046]在圖5中，與跨導放大器10是差動型的情況對應地，并聯諧振電路20也是差動結構。第1，在Vop與Vddl之間連接正側的電感器Lp，在Vddl與Von之間連接負側的電感器Ln。其次，可變電阻部VR由η個(η是1以上的整數)支路的并聯連接構成，第1支路由電阻Rip、PMOS開關SW1和電阻Rln的串聯電路構成，第2支路由電阻R2p、PM0S開關SW2和電阻R2n的串聯電路構成，第η支路由電阻Rnp、PM0S開關SWn和電阻Rnn的串聯電路構成。其它方面與圖1相同，電阻值控制電路30經由ESD對策用電阻Resd而被供給Vdd2(>Vddl)，以生成提供給PM0S開關SW1、SW2、…、SWn的各個柵極的控制信號。此外，也經由ESD對策用電阻Re