實現增強抗干擾能力的遲滯電路結構的制作方法
【技術領域】
[0001]本發明涉及模數轉換技術領域，尤其涉及模數轉換的遲滯生成技術領域，具體是指一種實現增強抗干擾能力的遲滯電路結構。
【背景技術】
[0002]遲滯電路(HysteresisCircuit),也稱為斯密特觸發器(Schmitt TriggerCircuit)，因其能消除噪聲而獲得廣泛應用，在模-數轉換電路中，為了實現更好的抗干擾能力，要求輸入閾值有比較大的遲滯窗口，傳統遲滯電路中一般通過增大上拉電流的方法來實現大的遲滯窗口，這種實現方法不僅需要較高的成本，而且芯片(電路)的功耗比較大。
[0003]在集成電路中，常常存在如圖1所示的模數轉換電路，其輸入信號為連續變化的模擬信號，輸出為離散的數字信號:低電平(用“0”表示)和高電平(用“1”表示)，即當輸入大于正向閾值電壓(vINH)時輸出為1狀態，輸入小于負向閾值電壓(VINJ時輸出為0狀
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[0004](1)當VINH = VINL時，此時遲滯窗口(VINH-VINJ為零，如圖2所示，若在輸入閾值電壓附近存在干擾，則輸出信號會受到干擾的影響，抗干擾能力差。
[0005](2)當νΙΝΗ>νΙΝ?，此時遲滯窗口為νΙΝΗ-νΙΝ?，如圖3所示，若輸入在vINH或νΙΝ?附近存在干擾，由于遲滯窗口的存在，輸出信號受到干擾的影響會大大減小，抗干擾能力得到提聞。
[0006]由以上可知，較大的遲滯窗口可以提高模-數轉換電路的抗干擾能力，且遲滯窗口越大，抗干擾能力越強。
[0007]傳統遲滯電路的基本原理如圖4所示。
[0008]傳統遲滯電路的基本構成為:輸入控制管(匪1)、開關控制管(匪2和ΡΜ1)、兩個電流源⑴和12)以及反相器。
[0009]傳統遲滯電路的工作原理為:ΙΝ端(輸入端)初始為低電平，匪1、匪2截止，WUW2為高電平，OUT端為低電平，PM1導通，此時上拉電流為I = ?!+Ι2,隨著輸入端電壓增加，只有當匪1的下拉電流大于等于I時，W1才為低電平，在VBIAS (外部偏置電壓)作用下，匪2導通，W2為低電平，反相后OUT端(輸出端)翻轉為高電平，PM1關斷，上拉電流減小為
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[0010]當IN端電壓從高電平逐漸降低時，上拉電流為Ii，只有當IN下降至匪1電流小于等于Ii時，匪1開始關斷，WUW2才變為高電平，OUT端翻轉為低電平。
[0011]傳統遲滯電路的具體電路結構如圖5所示。
[0012]分析:
[0013]PM1構成電流源I1; PM2構成電流源12，開始時IN端為低電平，匪1、匪2截止，W2為高電平，經buffer (緩沖器)緩沖后W3為高電平，反相后輸出一個低電平信號打開PM3，此時上拉電流為I = Ii+I2，隨著輸入端電壓增加，匪1導通，只有當匪1的下拉電流大于等于I時，W1才會翻轉為低電平，在BIAS2的作用下，匪2導通，W2為低電平，OUT端翻轉為高電平，PM3關斷，上拉電流減小為1:。
[0014]當IN端電壓從高電平逐漸降低時，上拉電流為L，當IN下降至匪1電流小于等于Ii時，Wl、W2變為高電平，OUT端信號發生翻轉。
[0015]由以上可知，在輸入電壓上升時，上拉電流I = l!+I2,上拉能力比較強，開啟匪1的正向閾值電壓比較高，在輸入電壓下降時，上拉電流I = Ii，上拉能力較弱，關斷匪1的負向閾值電壓較小，要實現大的遲滯窗口，要求12要比Ii大很多，這樣會增大芯片(電路)的功耗和面積，從而增加芯片的成本。
[0016]傳統遲滯電路的缺點:
[0017]在傳統遲滯電路中，為了實現較大的遲滯窗口，需要增大兩個電流源的面積比，這會帶來芯片(電路)面積大、功耗大及芯片成本高等問題。
【發明內容】
[0018]本發明的目的是克服了上述現有技術的缺點，提供了一種能夠通過采用小電流源作為上拉電流源、通過高壓管和低壓管的選通分別實現正向閾值電壓和負向閾值電壓、提高輸入電壓遲滯窗口、增強電路抗干擾能力、大大降低電路功耗、減小電路面積、具有更廣泛應用范圍的實現增強抗干擾能力的遲滯電路結構。
[0019]為了實現上述目的，本發明的實現增強抗干擾能力的遲滯電路結構具有如下構成:
[0020]該實現增強抗干擾能力的遲滯電路結構，其主要特點是，所述的電路結構包括:
[0021]輸入控制模塊、開關控制模塊、電流源和第一反相器，所述的輸入控制模塊包括:
[0022]第一輸入兀件，該第一輸入兀件的第一端輸入電路總輸入電壓，該第一輸入兀件用以當所述的電路總輸入電壓高于第一閾值電壓時將該第一輸入元件的第二端和接地端導通，以及當所述的電路總輸入電壓低于第一閾值電壓時將第一輸入元件的第二端和接地端截止;
[0023]第二輸入兀件，該第二輸入兀件的第一端輸入電路總輸入電壓，該第二輸入兀件用以當所述的電路總輸入電壓高于第二閾值電壓時將該第二輸入元件的第二端和接地端導通，以及當所述的電路總輸入電壓低于第二閾值電壓時將第二輸入元件的第二端和接地端截止，所述的第一閾值電壓高于第二閾值電壓；
[0024]所述的開關控制模塊包括:
[0025]第五M0S管,該第五M0S管的柵極輸入第三外部偏置電壓,該第五M0S管的第一端分別連接所述的電流源的輸出端和所述的第一反相器的輸入端，所述的第一反相器的輸出端輸出電路總輸出電壓；
[0026]第三M0S管，該第三M0S管連接于所述的第一輸入元件的第二端與所述的第五M0S管的第二端之間，該第三M0S管的柵極輸入電路總輸出電壓的反向電壓；
[0027]第四M0S管，該第四M0S管連接于所述的第二輸入元件的第二端與所述的第五M0S管的第二端之間，該第四M0S管的柵極輸入電路總輸出電壓。
[0028]較佳地，所述的第一輸入元件為第一 NM0S管，所述的第二輸入元件為第二 NM0S管。
[0029]較佳地，所述的第三M0S管為第三NM0S管，所述的第四M0S管為第四NM0S管。
[0030]較佳地，所述的第三M0S管為第三PM0S管，所述的第四M0S管為第四PM0S管。
[0031]較佳地，所述的第五M0S管為第五NM0S管。
[0032]較佳地，所述的電流源包括第一 PM0S管和第二 PM0S管，所述的第一 PM0S管的柵極輸入第一外部偏置電壓，所述的第二 PM0S管的柵極輸入第二外部偏置電壓，所述的第一PM0S管通過所述的第二 PM0S管與所述的第五M0S管的第一端相連接。
[0033]較佳地，所述的電流源包括第一 PM0S管，所述的第一 PM0S管的柵極輸入第一外部偏置電壓，所述的第一 PM0S管與所述的第五M0S管的第一端相連接。
[0034]較佳地，所述的第三M0S管、第四M0S管和第五M0S管均為高壓隔離M0S管。
[0035]較佳地，所述的第一反相器為施密特觸發器。
[0036]較佳地，所述的電路結構還包括第二反相器，所述的第一反相器的輸出端通過所述的第二反相器與所述的第三M0S管的柵極相連接。
[0037]采用了該發明中的實現增強抗干擾能力的遲滯電路結構，具有如下有益效果:
[0038](1)本發明采用高壓管開啟的方式實現正向閾值電壓，采用低壓管關斷的方式實現負向閾值電壓，采用小電流源即能實現即使上拉電流很小時，也具有較大的遲滯窗口 ；
[0039](2)本發明中采用小的上拉電流源，在增強芯片的抗干擾能力的同時，大大降低了芯片(電路)功耗，減小了芯片(電路)面積，成本，具有更廣泛的應用范圍。
【附圖說明】
[0040]圖1為模數轉換過程的示意圖。
[0041]圖2為沒有遲滯時模數轉換中輸入輸出信號示意圖。
[0042]圖3為存在遲滯時模數轉換中輸入輸出信號示意圖。
[0043]圖4為現有技術中遲滯電路的原理示意圖。
[0044]圖5為現有技術中遲滯電路的詳細結構示意圖。
[0045]圖6為本發明的實現增強抗干擾能力的遲滯電路結構的結構示意圖。
[0046]圖7為本發明的實現增強抗干擾能力的遲滯電路結構應用于具體實施例的結構示意圖。
【具體實施方式】
[0047]為了能夠更清楚地描述本發明的技術內容，下面結合具體實施例來進行進一步的描述。
[0048]本發明的實現增強抗干擾能力的遲滯電路結構的基本原理圖如圖6所示。本發明的遲滯電路的主要構成為:輸入控制管(高壓管匪1和低壓管匪2)、開關控制管(匪3、NM4和NM5)、電流源L以及反相器(INV)。
[0049]本發明的遲滯電路的工作原理:
[0050]輸入電壓上升過程:
[0051]開始時IN端為低電平，匪1(第一N