多路復選器的制造方法
【技術領域】
[0001]本發明涉及集成電路設計領域，具體涉及多路復選器。
【背景技術】
[0002]現場可編程門陣列(Field-ProgrammableGate Array, FPGA),它是在 PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
[0003]對于FPGA芯片，由于其80%的面積為互連結構，因此互連結構是FPGA的重要功能模塊，對于實現電路功能、提高電路性能具有重要的作用。互連結構由多路復選器組成，圖1為現有技術中一個多路復選器驅動另外三個多路復選器的數據通道簡化電路結構圖，其不足之處在于:
[0004](1)如圖1所示當一個多路復選器的輸出接三個負載的時候，因負載前的金屬線的電阻值(Rl，R2，R3)從幾十歐姆到幾百歐姆不同，現有技術中的前級驅動要通過傳輸門接負載中的保持邏輯0電路中的PM0S管，PM0S管在功效上相當于一個上拉電阻，該PM0S管和負載前的金屬線的電阻形成分壓，上拉電阻越強，信號的延時也就越大，進而影響到信號的遠距離傳輸；
[0005](2)如圖1所不，一個多路復選器的輸出接32個輸入，1個輸入代表一個扇出，這32個輸入就是32個扇出。可以打開1個輸入、2個輸入，最多開到32個輸入。打開的輸入越多，扇出就越多，從輸入到輸出的時序會隨著扇出數目的不同，每個扇出的信號從0變為1的時候，反相器驅動的PM0S管在功效上相當于一個上拉電阻，扇出越多，并聯的上拉電阻越強，上拉電阻會和負載前的金屬線上寄生電阻分壓，上拉電阻越強，信號的延時也就越大，上拉電阻小于金屬線電阻的時候，信號就不能傳輸了，從一個扇出，到32個扇出，延時的值不是等比例變化的，扇出越多的時候，延時會大的多。信號保持完整的線性即是負載的個數和延遲時間成比例，當延時的值不是等比例變化的時候使得信號輸出很難保持完整的線性。
[0006](3)當扇出數目比較大的時候，因驅動離負載的物理距離大，金屬線的電阻非常巨大，再加上負載上的上拉電阻造成信號的上升沿和下降沿比較緩，中間態的時間會增大，漏電會增多導致功耗較大。
【發明內容】
[0007]本發明的目的是在于解決上述現有技術中的不足之處，提供一種多路復選器。應用于FPGA芯片，防止信號傳輸失真，使得信號輸出保持完整的線性，同時降低了功耗。
[0008]為實現上述目的，本發明提供了一種多路復選器，多路復選器包括包括Μ個帶控制位的反相器、Ν個Μ選1多路器；
[0009]所述Ν個Μ選1多路器的第i個輸入端并聯，再與第i個所述帶控制位的反相器的輸出端相連接，且其中Ν、Μ為整數，Μ為2的冪數，i為1，2，…，M;
[0010]當所述控制位為第一電平時，則所述帶控制位的反相器輸出高阻態，當第i個控制位為第二電平時，則所述第i個所述帶控制位的反相器打開，選通所述N個Μ選1多路器。
[0011]優選地，所述Μ選1多路器具體為64選1多路器；所述64選1多路器包括8選1多路器、第一 Ρ型M0S管Ρ1、第二 Ρ型M0S管Ρ2、反相器D0 ；
[0012]第一級中的每個8選1多路器的輸出端分別與第二級中的一個8選1多路器的輸入端相連接，所述第二級中的一個8選1多路器的輸出端、所述第一 P型M0S管P1的漏極與所述第二 P型M0S管P2的漏極連接在所述反相器D0的輸入端，所述第一 P型M0S管P1的柵極輸入初始信號，第一 P型M0S管P1的源極與第二 P型M0S管P2的源極相接并接電源，所述第二 P型M0S管P2的柵極與所述反相器D的輸出端相連接；
[0013]當所述初始信號init為第二電平，反相器DO的輸入端為第一電平時，反相器DO的輸出端為第二電平，第一 P型M0S管P1的漏極為高阻態，反相器D0的輸入端會由第二 P型M0S管P2給拉至第一電平，則不選通所述64選1多路器，當所述初始信號init為第一電平時，則選通所述64選1多路器。
[0014]本發明提供的一種多路復選器應用于FPGA芯片，防止信號遠距離傳輸失真，使得信號輸出保持完整的線性，同時降低了功耗。
【附圖說明】
[0015]圖1為現有技術中一個多路復選器驅動另外三個多路復選器的數據通道簡化電路結構圖；
[0016]圖2為本發明實施例提供的一種多路復選器的結構圖；
[0017]圖3為本發明實施例提供的一種多路復選器中的64選1多路器的結構圖；
[0018]圖4為本發明實施例提供的一個多路復選器驅動另外三個多路復選器的數據通道簡化電路結構圖。
【具體實施方式】
[0019]下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
[0020]本發明實施例提出了一種多路復選器，應用于FPGA芯片的互連結構中。圖1示出了現有技術中一個多路復選器驅動另外三個多路復選器的數據通道簡化電路結構圖，其不足之處在于:信號傳輸失真，信號輸出很難保持完整的線性以及功耗較大。本發明提供的多路復選器包括Μ個帶控制位的反相器、Ν個Μ選1多路器；
[0021]Ν個Μ選1多路器的第i個輸入端并聯，再與第i個所述帶控制位的反相器的輸出端相連接，且其中Ν、Μ為整數，Μ為2的冪數，i為1，2，…，Μ ;
[0022]當控制位為第一電平時，帶控制位的反相器輸出高阻態，當第i個控制位為第二電平時，則第i個帶控制位的反相器打開，選通N個Μ選1多路器。其中，第一電平具體為1，第二電平具體為0。
[0023]圖2為本發明實施例提供的一種多路復選器的結構圖，下面以Ν = 32，Μ = 64為例，結合圖2對本實施例的一種多路復選器的電路結構進行說明，該多路復選器包括64個帶控制位的反相器Cll-C88、32個64選1多路器。
[0024]所有64選1多路器的第一輸入端il并聯在一起，再與帶控制位C11的反相器D1的輸出端相連接，所有64選1多路器的第二輸入端i2并聯在一起，再與帶控制位C12的反相器D2的輸出端相連接，依此類推，所有64選1多路器的第六十四輸入端i64并聯在一起，再與帶控制位C88的反相器D64的輸出端相連接。
[0025]其中，C11-C88分別表示這個64個反相器的64個控制位，反相器是有電源的，控制位就是控制電源打開或者關閉的開關。
[0026]圖3為本發明實施例提供的一種多路復選器中的64選1多路器的結構圖，下面對64選1多路器的實際電路圖進行說明。
[0027]具體的，64選1多路器包括8選1多路器、第一 P型M0S管P1、第二 P型M0S管P2、反相器D0 ；
[0028]第一級中的每個8選1多路器的輸出端分別與第二級中的一個8選1多路器的輸入端相連接，第二級中的8選1多路器的輸出端、第一 P型M0S管P1的漏極與第二 P型M0S管P2的漏極連接在反相器D0的輸入端，第一 P型M0S管P1的柵極輸入初始信號init，第一 P型M0S管P1的源極與第二 P型M0S管P2的源極相接并接電源，所述第二 P型M0S管P2的柵極與所述反相器D0的輸出端相連接。
[0029]當初始信號init為第二電平，反相器DO的輸入端為第一電平時，反相器DO的輸出端為第二電平，第一 P型M0S管P1的漏極為高阻態，反相器D0的輸入端會由第二 P型M0S管P2給拉至第一電平，則不選通64選1多路器，當初始信號init為第一電平時，則選通64選1多路器。
[0030]其中，第一級中的8選1多路器的數量為8個，第二級中的8選1多路器的數量為1個，8選1多路器由8個N型M0S管組成。