電流限制電平調整電路的制作方法
【技術領域】
[0001]本發明涉及一種電平調整電路，且特別是一種具有多個輸出端的電流限制電平調整電路。
【背景技術】
[0002]請參照圖1，圖1是傳統的電平調整電路的電路圖。傳統的電平調整電路1具有第一 PM0S晶體管、第二 PM0S晶體管、第三PM0S晶體管、第四PM0S晶體管、第一 NM0S晶體管與第二 NM0S晶體管，傳統的電平調整電路1將來自第一輸入端IN1與第二輸入端IN2的信號轉換成輸出端0ut2和輸出端Outl的信號。在圖1中輸出端Outl連接至CMOS反向器110的輸入端，CMOS反向器110作為第二級電路，且CMOS反向器110的輸出端是第二級輸出端OutS，所述第二級輸出端OutS則產生反向于輸出端Outl的信號。
[0003]然而，傳統的電平調整電路1在轉態時所造成的大電流往往使電路的消耗功率增力口。而且，傳統的電平調整電路1只具有單一的一對輸出端0ut2與Outl，只能提供單一一種輸出信號，其應用范圍相當受限。因此，傳統的電平調整電路1仍具有改進的空間。
【發明內容】
[0004]本發明實施例提供一種電流限制電平調整電路，提供一對輸入端與三對輸出端的電平電壓調整信號。
[0005]本發明實施例提供一種電流限制電平調整電路，包括第一 PM0S晶體管、第二 PM0S晶體管、第三PM0S晶體管、第四PM0S晶體管、第一限流單元、第二限流單元、第一 NM0S晶體管與第二 NM0S晶體管。第一 PM0S晶體管的源極連接至第一電平電壓，第一 PM0S晶體管的漏極連接至第一輸出端。第二 PM0S晶體管的源極連接至第一電平電壓，第二 PM0S晶體管的漏極連接至第二輸出端，其中第一輸出端與第二輸出端彼此成對。第三PM0S晶體管的源極連接至第一 PM0S晶體管的漏極，第三PM0S晶體管的漏極連接至第三輸出端。第四PM0S晶體管的源極連接至第二PM0S晶體管的漏極，第四PM0S晶體管的漏極連接至第四輸出端，其中第三輸出端與第四輸出端彼此成對。第一限流單元的第一端連接至第三PM0S晶體管的漏極。第二限流單元的第一端連接至第四PM0S晶體管的漏極。第一 NM0S晶體管的源極連接至第二電平電壓，第一 NM0S晶體管的柵極連接至第一輸入端，第一NM0S晶體管的漏極連接至第五輸出端與第一限流單元的第二端。第二 NM0S晶體管的源極連接至第二電平電壓，第二 NM0S晶體管的柵極連接至第二輸入端，第二 NM0S晶體管的漏極連接至第六輸出端與第二限流單元的第二端,其中第五輸出端與第六輸出端彼此成對。其中，第一 PM0S晶體管的柵極與第二 PM0S晶體管的柵極分別連接至彼此成對的第四輸出端與第三輸出端或彼此成對的第六輸出端與第五輸出端，第三PM0S晶體管的柵極與第四PM0S晶體管的柵極分別連接至彼此成對的第三輸出端與第四輸出端或彼此成對的第五輸出端與第六輸出端。其中，彼此成對的第一輸出端與第二輸出端、彼此成對的第三輸出端與第四輸出端，以及彼此成對的第五輸出端與第六輸出端用以選擇性地連接至第二級電路。
[0006]綜上所述，本發明實施例提供一種電流限制電平調整電路，其第一限流單元連接于第三輸出端與第五輸出端之間，第二限流單元連接于第四輸出端與第六輸出端之間，可提供轉態時的電流限制。另外，多組或多個輸出端可提供第二級電路的多個輸入選擇。
[0007]為使能更進一步了解本發明的特征及技術內容，請參閱以下有關本發明的詳細說明與附圖，但是此等說明與所附圖式僅是用來說明本發明，而非對本發明的權利要求范圍作任何的限制。
【附圖說明】
[0008]圖1是傳統的電平調整電路的電路圖。
[0009]圖2是本發明實施例提供的電流限制電平調整電路的電路圖。
[0010]圖3A是本發明實施例提供的電流限制電平調整電路的電路圖。
[0011]圖3B是本發明另一實施例提供的電流限制電平調整電路的電路圖。
[0012]圖3C是本發明另一實施例提供的電流限制電平調整電路的電路圖。
[0013]圖3D是本發明另一實施例提供的電流限制電平調整電路的電路圖。
[0014]圖4A、圖4B與圖4C是本發明實施例提供的限流單元的示意圖。
[0015]圖5A是圖3A的電流限制電平調整電路與第二級電路的電路圖。
[0016]圖5B是圖5A的電流限制電平調整電路與圖1的傳統的電平調整電路的波形圖。
[0017]圖6是本發明實施例提供的電流限制電平調整電路與第二級電路的連接關系的示意圖。
[0018]圖7是本發明另一實施例提供的電流限制電平調整電路與第二級電路的連接關系的不意圖。
[0019]圖8A是圖1的傳統的電平調整電路的輸出端在轉態時的波形圖。
[0020]圖8B是圖7的電流限制電平調整電路的輸出端在轉態時的波形圖。
[0021]【符號說明】
[0022]100:電平調整電路
[0023]110:CM0S 反向器
[0024]OutS:第二級輸出端
[0025]Outl、0ut2:輸入端
[0026]ILS:電流
[0027]2:電流限制電平調整電路
[0028]VDD:第一電平電壓
[0029]VSS:第二電平電壓
[0030]P1:第一 PM0S 晶體管
[0031]P2:第二 PM0S 晶體管
[0032]P3:第三PM0S晶體管
[0033]P4:第四PM0S晶體管
[0034]N1:第一 NM0S 晶體管
[0035]N2:第二 NM0S 晶體管
[0036]21:第一限流單元
[0037]22:第二限流單元
[0038]IN1:第一輸入端
[0039]IN2:第二輸入端
[0040]OutAB:第一輸出端
[0041]OutA:第二輸出端
[0042]OutBB:第三輸出端
[0043]OutB:第四輸出端
[0044]OutCB:第五輸出端
[0045]OutC:第六輸出端
[0046]3、4:第二級電路
[0047]INS1、INS2、INS3、INS4:第二級輸入端
[0048]Cl、C2、C3、C4、C5:波形
[0049]31:PM0S 晶體管
[0050]32:NM0S 晶體管
[0051]VTH:臨界電壓
[0052]VBP、VBN:限流控制信號
[0053]VIN:電壓
【具體實施方式】
[0054]〔電流限制電平調整電路的實施例〕
[0055]本發明實施例提供的電流限制電平調整電路，可限制轉態時的電流，以減少功率消耗，且也可提供一對輸入端與三對輸出端的電平電壓調整信號。為了幫助說明，請參照圖2，圖2是本發明實施例提供的電流限制電平調整電路的電路圖。然而，本發明的電流限制電平調整電路，并不限于圖2的電路，電流限制電平調整電路的其他實施方式將于后續的圖3B、圖3C、圖3D與圖6進一步說明。
[0056]電流限制電平調整電路2包括第一 PM0S晶體管P1、第二 PM0S晶體管P2、第三PM0S晶體管P3、第四PM0S晶體管P4、第一限流單元21、第二限流單元22、第一 NM0S晶體管N1與第二 NM0S晶體管N2。電流限制電平調整電路2具有兩個輸入端，分別為第一輸入端IN1與第二輸入端IN2。第一輸入端IN1用以輸入第一輸入信號，第二輸入端IN2用以輸入第二輸入信號，所述第二輸入信號是第一輸入信號的反向信號。電流限制電平調整電路2具有三對輸出端，以提供位于第一電平電壓VDD附近的高電壓(High)，以及提供位于第二電平電壓VSS附近的低電壓(Low)。電流限制電平調整電路2的輸出端分別為彼此成對的第一輸出端OutAB與第二輸出端OutA、彼此成對的第三輸出端OutBB與第四輸出端OutB，以及彼此成對的第五輸出端OutCB與第六輸出端OutC。就輸入信號的電壓值而言，第一輸入信號與第二輸入信號均具有兩個電平電壓，分別是第三電平電壓VIN與第二電平電壓VSS，其中第三電平電壓值(VIN)小于第一電平電壓值(VDD)，第二電平電壓值(VSS)小于第三電平電壓值(VIN)。
[0057]第一 PM0S晶體管P1的源極(