一種用于異步電路四相位握手協議的非對稱延時裝置的制造方法
【技術領域】
[0001 ] 本發明屬于微電子學與固體電子學的超大規模集成電路，涉及一種非對稱延時裝置，尤其是一種用于異步電路四相位握手協議的非對稱延時裝置。
【背景技術】
[0002]現代集成電路設計中，通常采用消除了全局時鐘信號的異步電路。異步電路利用數據發送級和數據接收級之間的握手協議，解除了全局時鐘信號對電路性能的限制，從而能夠發揮每一級數據處理電路的最高性能。
[0003]圖1即為簡單的異步電路結構示意圖，其中Ca和Cb為組合電路，用于實現本級流水線的運算功能。RjPRb代表寄存器，用于存放本級流水線的運算結果。CjPRi且成流水線的第一級，Cb和Rb組成流水線的第二級。ctrl_a和ctrl_b分別為第一級流水線和第二級流水線的控制單元。控制單元能夠接受前一級流水線發出的請求信號并給出反饋信號，同時產生驅動本級寄存器的本地時鐘信號，并向后一級流水線發出請求信號并接受后一級流水線的反饋信號。
[0004]異步電路中通常采用四相位握手協議，利用電平高低表示請求信號，易于電路的設計實現。四相位握手協議的過程如圖2所示，req信號代表某一級控制模塊發出的請求信號，ack代表該控制模塊接收到的反饋信號。
[0005]例如圖1中所示電路，第一級流水線控制單元ctrl_a接收到前一級流水線發來的req請求信號后，產生本地時鐘信號將接收到的數據存放到寄存器&中，并將ack反饋信號置為1，表明該請求已經被接收，同時產生req請求信號送給第二級流水線。第二級流水線控制單元ctrl_b接收到req請求信號，若Rb處于空閑狀態，則crtl_b就會立即產生本地始終信號clk_b將數據鎖存在Rb中。前一級流水線收到ack反饋信號則將req請求信號置為0，對req信號進行復位，第一級流水線據此將ack反饋信號置為0，對ack信號進行復位。
[0006]在這種異步電路中，RJ?出的數據到達R b的輸入端之前，會首先經過組合電路C b進行一系列運算，而組合邏輯Cb的延時是不可忽略的。因此，在四相位握手協議中，當請求信號由低電平變為高電平時，表明有新的請求信號產生，此時需要采用delay單元對組合邏輯電路Cb進行延時匹配；而當請求信號由高電平轉變為低電平時，表明對整個握手信號進行復位，此時電路中僅有控制部分工作，而數據運算部分無任何有效工作，因此，請求信號由高電平變為低電平的過程無需進行延時匹配。也就是說，delay單元需要對輸入信號的上升沿進行延時，而對于信號的下降沿則可以無延時快速傳輸，即實現非對稱延時。專利文獻CN1855080A中公開了一種常用的非對稱延時單元。如圖3所示，其中A為輸入信號，Y為輸出信號。輸入信號A分為兩路，一路直接接到二輸入“與門”的一個輸入端II，而另一路信號則首先經過延時單元dlyl后再接至二輸入“與門”的另一個輸入端10。如圖4所示，通過調節dlyl單元的延時tl，可以調節該電路對輸入信號A的上升沿的延時tl+t2，對下降沿的延時為t2。即該電路對于輸入信號A的上升沿和下降沿的傳輸延時是不對稱的。
[0007]但是，在異步電路中，需要加快握手協議中的信號復位過程，當數據發送端接收到數據接收端返回的ack信號復位消息后，應當可以立即發送新的請求，從而提高信號處理的效率。在這種情況下，如圖4所示，由于A信號第二個上升沿與第一個下降沿之間的延遲時間t3〈tl，即第二個上升沿到來之前，電路中的信號b未達到穩定狀態，電路也因此失去了對A信號第二個上升沿的長延遲特性，該延時單元的非對稱特性將會消失。因此，現有的這種延時單元無法用于實現異步電路的四相位握手協議。
【發明內容】
[0008]鑒于目前非對稱延時電路用于異步電路四相位握手協議時所存在的問題，本發明提出一種新的非對稱延時裝置，在實現非對稱延時功能的同時，可以對異步電路的后續數據處理請求作出快速反應，從而解決一般非對稱延時電路延時特性失效的問題。
[0009]本發明提供一種用于異步電路四相位握手協議的非對稱延時裝置，其特征在于，所述非對稱延時裝置包含延時邏輯電路和反饋控制電路，其中，所述延時邏輯電路的輸入端與輸入的對稱控制信號連接；所述反饋控制電路包含第一輸入端、第二輸入端以及第三輸入端，所述第一輸入端與輸入的對稱控制信號連接，所述第二輸入端與所述延時邏輯電路的輸出端連接，所述第三輸入端與所述非對稱延時裝置的輸出端反饋連接，所述反饋控制電路根據第一輸入端和第二輸入端的輸入以及第三輸入端的反饋輸入，在輸出端產生一非對稱控制信號。
[0010]其中，所述非對稱延時裝置輸出的非對稱控制信號的上升沿，與輸入的對稱控制信號的上升沿之間的延遲時間為tl ;所述非對稱延時裝置輸出的非對稱控制信號的下降沿，與輸入的對稱控制信號的下降沿之間的延遲時間為t2，其中t2〈tl。
[0011]其中，輸出的非對稱控制信號出現下降沿后，輸入的對稱控制信號的下降沿與下一個上升沿之間的延遲時間為t3，其中t3〈tl。
[0012]其中，所述延時邏輯電路包含多個延時單元，每個所述延時單元選自下列任一種單元或其組合:緩沖器、反向器或傳輸門。
[0013]其中，所述反饋控制電路包括一個反向器(dly2)、一個三輸入與門(dly3)、一個兩輸入與門(dly4)和一個兩輸入或門(dly5);所述反相器(dly2)的輸入端與所述延時邏輯電路(dlyl)的輸出端相互連接，作為所述反饋控制電路的所述第二輸入端；所述三輸入與門(dly3)的第一個輸入端(10)與所述反向器(dly2)的輸出端相互連接，所述三輸入與門(dly3)的第二個輸入端(II)與所述延時邏輯電路(dlyl)的輸出端相互連接，所述三輸入與門(dly3)的第三個輸入端(12)與所述兩輸入與門(dly4)的第一個輸入端相互連接，同時與所述延時邏輯電路(dlyl)的輸入端相互連接，作為所述反饋控制電路的所述第一輸入端；所述兩輸入與門(dly4)的第二個輸入端與所述兩輸入或門(dly5)的輸出端相互連接，作為所述反饋控制電路的所述第三輸入端；所述兩輸入或門(dly5)的第一個輸入端與所述三輸入與門(dly3)的輸出端相互連接，所述兩輸入或門(dly5)的第二個輸入端與所述兩輸入與門dly4的輸出端相互連接，所述兩輸入或門(dly5)的輸出端即為所述反饋控制電路的輸出端，輸出用于異步電路的非對稱控制信號。
[0014]其中，所述反饋控制電路包括第一反向器(dly2)、三輸入與門(dly3)、第一兩輸入與門(dly4)、第一兩輸入或門(dly5)、第二反向器(dly7)、第二兩輸入與門(dly8)和第二兩輸入或門(dly9);所述第一反相器(dly2)的輸入端與所述延時邏輯電路(dlyl)的輸出端相互連接，作為所述反饋控制電路的所述第二輸入端；所述三輸入與門(dly3)的第一個輸入端(10)與所述第二兩輸入或門(dly9)的輸出端相互連接，所述三輸入與門(dly3)的第二個輸入端(II)與所述延時邏輯電路(dlyl)的輸出端相互連接，所述三輸入與門(dly3)的第三個輸入端(12)與所述第一兩輸入與門(dly4)的第一個輸入端相互連接，并同時與所述延時邏輯電路(dlyl)的輸入端相互連接，作為所述反饋控制電路的所述第一輸入端；所述第一兩輸入與門(dly4)的第二個輸入端與所述第一兩輸入或門(dly5)的輸出端相互連接，作為所述反饋控制電路的所述第三輸入端；所述第二兩輸入與門(dly8)的第一個輸入端與所述第二兩輸入或門(dly9)的輸出端相互連接，所述第一兩輸入與門(dly8)的第二個輸入端與所述第二反向器(dly7)的輸出端相互連接；所述第二兩輸入或門(dly9)的第一個輸入端與所述第二兩輸入與門(dly8)的輸出端相互連接，所述第二兩輸入或門(dly9)的第二個輸入端與所述第一反向器(dly2)的輸出端相互連接；所述第一兩輸入或門(dly5)的第一個輸入端與所述三輸入與門(dly3)的輸出端相互連接，所述第一兩輸入或門(dly5)的第二個輸入端與所述第一兩輸入與門(dly4)的輸出端相互連接，所述第一兩輸入或門(dly5)的輸出端即為所述反饋控制電路的輸出端，輸出用于異步電路的非對稱控制信號。
【附圖說明】
[0015]圖1是現有異步電路的基本結構不意圖；
[0016]圖2是現有異步電路四相位握手協議的不意圖；
[0017]圖3是現有的一種簡單非對稱延時單元原理模型示意圖；
[0018]圖4是現有非對稱延時單元的工作波形圖；
[0019]圖5是本發明第一實施例的用于異步電路四相位握手協議的非對稱延時電路單元電路結構示意圖；
[0020]圖6是本發明第一實施例的非對稱延時電路單元的工作波形圖；
[0021]圖7是本發明第二實施例的用于異步電路四相位握手協議的非對稱延時電路單元電路結構示意圖。
【具體實施方式】
[0022]本發明提出的一種新型的可用于異步電路四相位握手協議的非對稱延時電路裝置的第一實施例，具體電路結構如圖5所示。該電路在圖3所示的電路的基礎上引入反饋環，可以解決圖3所示的電路無法直接應用于四相位協議的問題。
[0023]該電路中，由一個反向器(dly2單元)、一個三輸入與門(dly3單元)、一個兩輸入與門(dly4單元)和一個兩輸入或門(dly5單元)構成反饋控制電路。
[0024]電路中dlyO單元為隔離緩沖器，主要目的是將電路的內部約束與電路的端口隔離開，方便在自動綜合時為該電路設置約束。dlyl為延時可調節的延時單元，由一個或多個緩沖器組成。dlyl單元的輸入來自于dlyO單元的輸出。dly2單元為一個反相器，用于將輸入的數字信號取反。dly2單元的輸入來自于dlyl單元的輸出。dly3單元為一個三輸入與門，其三個輸入端10、I1、12分別與dly2單元的輸出、dlyl單元的輸出、dlyO單元的輸出相連。dly4單元為一個兩輸入的與門，其兩個輸入端10、11分別與dlyO單元的輸出、dly5單元的輸出相連。Dly5單元為一個兩輸入的或門，其兩個輸入端10、II分別與dly3單元的輸出、dly4單元的輸出相連。
[0025]該電路的工作過程如下，初始狀態時輸入信號A和輸出信