信號產生電路以及工作周期調整電路的制作方法
【技術領域】
[0001]本發明涉及一種工作周期調整電路，特別有關于利用信號產生電路產生同步的頻率信號進行工作周期調整的工作周期調整電路。
【背景技術】
[0002]集成電路裝置包括用以執行各種不同功能的電路或邏輯設備，通常這些集成電路裝置被裝配于更大的系統中，用以執行復雜的功能。舉例來說，在一個相對復雜的系統(如計算機、通訊系統等等)中，數個集成電路裝置之間相互溝通，以執行系統功能。
[0003]通常來說，這些集成電路裝置需要頻率信號來操作，而頻率信號用以同步兩個不同裝置之間的溝通。被設計為需要頻率信號致能的電路，通常是由頻率信號的上升沿或下降沿所觸發，并且某些特定的接口允許在頻率信號的上升沿以及下降沿進行數據傳輸，以達到較高的數據傳輸速率。
[0004]一般來說，頻率信號為一方波，工作周期(duty cycle)指頻率信號維持在高邏輯電平或低邏輯電平的頻率周期。因此，頻率信號分別于高邏輯電平以及低邏輯電平維持一半的頻率周期，稱之為平衡工作周期或50%工作周期。在如高速數據傳輸的應用中，由于上升沿以及下降沿皆用于數據傳輸，因此頻率信號具有50%工作周期變的非常重要。當頻率周期不平衡或是不為50%時，將造成系統不必要的問題產生。因此，我們亟需產生50%工作周期的頻率信號的裝置以及方法，來解決此一問題。
【發明內容】
[0005]有鑒于此，本發明提出一種信號產生電路，包括:一第一 P型晶體管、一第二 P型晶體管、一第一 N型晶體管、一第二 N型晶體管、一第一反相器、一第二反相器以及一第三反相器。上述第一 P型晶體管根據一輸入信號，將一供應電壓提供至一第一節點。上述第二 P型晶體管根據上述輸入信號，將上述第一節點耦接至一第二節點。上述第一 N型晶體管根據上述輸入信號，將上述第二節點耦接至上述第一節點。上述第二 N型晶體管根據上述輸入信號，將上述第一節點耦接至一接地端。上述第一反相器根據上述第二節點的信號而產生一第一信號。上述第二反相器耦接于上述第一節點以及一第三節點之間。上述第三反相器根據上述第三節點的信號而產生一第二信號，其中上述第二信號為上述第一信號的反相且同步。
[0006]根據本發明的一實施例，上述第二反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間與上述第二 P型晶體管的延遲時間大體相同，上述下降延遲時間與上述第一 N型晶體管的延遲時間大體相同，使得上述輸入信號至上述第一信號的延遲時間與上述輸入信號至上述第二信號的延遲時間大體相同。
[0007]根據本發明的一實施例，上述第一 P型晶體管以及上述第二 P型晶體管具有相同的寬長比，上述第一 N型晶體管以及上述第二 N型晶體管具有相同的寬長比，上述第二反相器的晶體管的寬長比小于上述第一反相器以及上述第三反相器的晶體管的寬長比。
[0008]根據本發明的一實施例，上述第二反相器的P型晶體管的寬長比小于上述第二 P型晶體管的寬長比，上述第二反相器的N型晶體管的寬長比，小于上述第一 N型晶體管的寬長比。
[0009]本發明更提出一種工作周期校正電路，包括:一第一信號產生電路、一第二信號產生電路、一第一傳輸門、一第二傳輸門、一第三傳輸門以及一第四傳輸門。上述第一信號產生電路接收一頻率信號而產生一第一信號以及一第二信號，其中上述第二信號為上述第一信號的反相且同步。上述第二信號產生電路接收上述頻率信號的反相而產生一第三信號以及一第四信號，其中上述第四信號為上述第三信號的反相且同步。上述第一傳輸門根據上述第一信號以及上述第二信號，將一供應電壓提供至一調整信號。上述第二傳輸門根據上述第三信號以及上述第四信號，將上述調整信號耦接至一接地端。上述第三傳輸門根據上述第三信號以及上述第四信號，將上述供應電壓提供至上述調整信號的反相。上述第四傳輸門根據上述第一信號以及上述第二信號，將上述調整信號的反相耦接至上述接地端。
[0010]根據本發明的一實施例，上述第一信號產生電路以及上述第二信號產生電路皆為一信號產生電路，其中上述信號產生電路根據一輸入信號產生一輸出信號以及上述輸出信號的反相，并且上述輸出信號以及上述輸出信號的反相為同步，其中上述信號產生電路包括:一第一 P型晶體管、一第二 P型晶體管、一第一 N型晶體管、一第二 N型晶體管、一第一反相器、一第二反相器以及一第三反相器。上述第一P型晶體管根據上述輸入信號，將上述供應電壓提供至一第一節點。上述第二 P型晶體管根據上述輸入信號，將上述第一節點耦接至一第二節點。上述第一 N型晶體管根據上述輸入信號，將上述第二節點耦接至上述第一節點。上述第二 N型晶體管根據上述輸入信號，將上述第一節點耦接至上述接地端。上述第一反相器耦接至上述第二節點而產生上述輸出信號。上述第二反相器耦接于上述第一節點以及一第三節點之間。上述第三反相器耦接至上述第三節點而產生上述輸出信號的反相。
[0011]根據本發明的一實施例，上述第三反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間與上述第二 P型晶體管的延遲時間大體相同，上述下降延遲時間與上述第一 N型晶體管的延遲時間大體相同，使得上述輸入信號至上述第一信號的延遲時間與上述輸入信號至上述第二信號的延遲時間大體相同。
[0012]根據本發明的一實施例，上述第一 P型晶體管以及上述第二 P型晶體管具有相同的寬長比，上述第一 N型晶體管以及上述第二 N型晶體管具有相同的寬長比，上述第三反相器的晶體管的寬長比小于上述第一反相器以及上述第二反相器的晶體管的寬長比，其中上述第一反相器的晶體管的寬長比等于上述第二反相器的晶體管的寬長比。
[0013]根據本發明的一實施例，上述第三反相器的P型晶體管的寬長比小于上述第二 P型晶體管的寬長比，上述第三反相器的N型晶體管的寬長比，小于上述第一 N型晶體管的寬長比。
[0014]根據本發明的一實施例，工作周期調整電路還包括:一第一反相器串以及一第二反相器串。上述第一反相器串包括至少一反相器串接，根據上述調整信號輸出一輸出信號，用以增加上述輸出信號的驅動能力。上述第二反相器串包括至少一反相器串接，根據上述調整信號的反相輸出上述輸出信號的反相，用以增加上述輸出信號的反相的驅動能力，其中上述輸出信號以及上述輸出信號的反相的工作周期大體為50%。
【附圖說明】
[0015]圖1是顯示根據本發明的一實施例所述的工作周期校正電路的電路圖；
[0016]圖2是顯示根據本發明的一實施例所述的工作周期校正電路100的波形圖；
[0017]圖3是顯示根據本發明的另一實施例所述的信號產生電路的電路圖；以及
[0018]圖4是顯示根據本發明的另一實施例所述的工作周期校正電路的電路圖。
[0019]【符號說明】
[0020]100、400工作周期校正電路
[0021]110,410第一信號產生電路
[0022]111,411第一輸入反相器
[0023]112第一傳輸門
[0024]113、416第二輸入反相器
[0025]114、417第三輸入反相器
[0026]115、418第四輸入反相器
[0027