軌對軌比較電路與其方法
【技術領域】
[0001]本發明涉及一種比較電路，且進一步涉及一種高速運作且維持較低功率消耗的比較電路。
【背景技術】
[0002]本領域的技術人員將能夠理解本發明所使用的用語以及相關微電子學基本概念，例如M0S(金屬氧化半導體)晶體管，包含NM0S(N型通道金屬氧化半導體)晶體管以及PMOS (P型通道金屬氧化物半導體)，“柵極”、“源極”、“漏極”、“電壓”、“電流”、“電路”、“電路節點”、“電源供應”、“接地”、〃軌對軌〃、〃時鐘〃、〃比較電路〃、〃反相器〃、〃上拉〃、〃下拉〃、以及〃閂鎖〃。像這些用語的基本概念都是顯而易見的現有技術文件，例如教科書，“模擬CMOS集成電路設計”，貝赫拉扎維，麥格羅-希爾(ISBN0-07-118839-8)，表達了本領域之技術，因此將不會再詳細解釋說明。
[0003]時鐘比較電路系一種依據時鐘定義的時序(timing)以偵測差動信號。差動信號包含第一端和第二端。時鐘比較電路依據依據時鐘定義的時序(timing)接收差動信號以及輸出一邏輯判斷(decis1n)。該時鐘的一相位中，差動信號的第一端準位系與差動信號第二端的準位進行比較，比較的結果得到邏輯判斷。如果第一端準位為高于第二端準位，邏輯判斷被設定為“高”;如果第一端準位為低于第二端準位，邏輯判斷被設定為“低。時鐘比較的優點系以兩個因素評估:速度和功率消耗。時鐘比較電路的速度系在于如何快速分析一個小的差動信號，其中小的差動信號的第一端準位非常接近第二端準位。時鐘比較電路的功率消耗是指實現該比較功能的能量。實際上，時鐘比較電路在速度和功率消耗之間必須作取舍。現有技術中，時鐘比較電路比較一個小差動信號比大差動信號需要更長時間分析。因此，為了實現高速，通常需使用一前置放大器，進而促進放大差動信號之分析比較。然而使用一個前置放大器，將增加整體功率的消耗。
【發明內容】
[0004]本發明之目標之一系提供一高速和低功率消耗的比較電路。
[0005]本發明之目標之一系提供一比較電路，能夠快速解析兩個信號之間的比較處理，且在比較分析后自動關閉(shut off)以減少功率消耗。
[0006]本發明之一實施例提供了一種軌對軌比較電路包含:一 PM0S晶體管對、一 NM0S晶體管對、一第一壓控電阻、以及一第二壓控電阻。PM0S晶體管對在第一電路節點接收一第一電壓且在第二電路節點接收一第二電壓，并于第三電路節點輸出一第三電壓以及在第四電路節點輸出一第四電壓。NM0S晶體管對在第三電路節點接收一第三電壓且在第四電路節點接收一第四電壓，并于第一電路節點輸出第一電壓且在第二電路節點輸出一第二電壓。第一壓控電阻受控于第一控制電壓和第二控制電壓，依據時鐘信號運作且依據第二控制電壓、第一控制電壓之控制將第三電路節點之第三電壓與第二電路節點之第二電壓耦接。第二壓控電阻受控于第二控制電壓和第一控制電壓，依據時鐘信號運作且依據第二控制電壓、第一控制電壓之控制，將第四電路節點之第四電壓和第一電路節點之第一電壓耦接。其中第一壓控電阻和第二壓控電阻系由相同電路但用不同方式將第一控制電壓和第二控制電壓接口連接(interfacing)，因此第一控制電壓和第二控制電壓之間的差值將使第一壓控電阻和第二壓控電阻之間產生一差值。
[0007]本發明之一實施例提供了一種方法，包含有下列步驟:并入(incorporating) —PM0S晶體管對，在第一電路節點接收一第一電壓且在第二電路節點接收一第二電壓，并于第三電路節點輸出一第三電壓以及在第四電路節點輸出一第四電壓；并入一 NM0S晶體管對，在第三電路節點接收第三電壓且在第四電路節點接收第四電壓，并于第一電路節點輸出第一電壓且在第二電路節點輸出第二電壓；經由一第一壓控電阻耦接第三電路節點之第三電壓第二電路節點之第二電壓，第一壓控電阻系依據一時鐘信號運作且受控于一第一控制電壓與一第二控制電壓；經由一第二壓控電阻耦接第四電路節點之第四電壓至第一電路節點之第一電壓，第二壓控電阻系依據該時鐘信號運作且受控于第二控制電壓與第一控制電壓。其中，第一壓控電阻和第二壓控電阻系由相同電路但用不同方式將第一控制電壓和第二控制電壓接口連接(interfacing)，因此第一控制電壓和第二控制電壓之間的差值將使第一壓控電阻與第二壓控電阻之間產生一差值。
【附圖說明】
[0008]圖1A顯示依據本發明一實施例比較電路之功能方塊圖。
[0009]圖1B顯示圖1A比較電路時鐘信號之時序圖。
[0010]圖2顯示適用于圖1A壓控電阻之電路圖。
[0011]圖3顯示適用于圖1A壓控電阻之替代電路圖。
[0012][圖的符號的簡單說明]
[0013]100軌對軌比較電路
[0014]110 NM0S 晶體管對
[0015]150 PM0S 晶體管對
[0016]130、140 壓控電阻
[0017]151、152 PM0S 晶體管
[0018]111,112 NM0S 晶體管
[0019]101、102、103、104 電路節點
【具體實施方式】
[0020]本發明之實施例系關于比較電路。雖然說明書描述了本發明的幾個實施例，但應可理解本發明可以用多種方式來實現，且不限于以下特定實施例或該些實施例所采用的任何特定方式特征。在其它實施例中，不再贅述本領域技術通知之技術細節以避免模糊本發明。
[0021]本說明書揭露之信息:“VDD”表示電源供應電路節點(或簡單之電源供應節點)；邏輯信號為“高”或“低”之一種信號；當它被稱為“高”時，該邏輯信號為高電壓準位等于電源供應節點之電壓準位(在此揭露標示為VDD);當它被稱為“低”時，該邏輯信號為低電壓準位等于接地節點之電壓準位，但是應可理解，在此揭露信息，“等于”為工程認知。例如，如果第一電壓A與第二電壓B之間差小于指定容差值，該工程認知會將這個差被認為可忽略，且結果第一電壓A被稱為等于第二電壓。相似地，“零”在此揭露信息也系工程認知；例如，如果電流小于指定容差值，該電流被認為可忽略，因此被認為系工程認知上之零。此外，邏輯信號也許暫時不是“高”或“低”;這種情況，例如，當邏輯信號從“高”到“低”或“低”到“高”轉換，或決定之判斷過程。然而，因為轉換過程或暫時判斷該邏輯信號在本質上仍稱為是“邏輯”性質。
[0022]圖1A顯示依據本發明一實施例的比較電路100之功能方塊圖，比較電路100包含:一 PM0S晶體管對150、一 NM0S晶體管對110、第一壓控電阻(VCR) 130、以及第二壓控電阻(VCR) 140。PM0S晶體管對150包含PM0S晶體管151和152，用于接收第一電路節點101之第一電壓VI和第二電路節點102的第二電壓V2，且在第三電路節點103輸出第三電壓V3和在第四電路節點104輸出第四電壓V4。NM0S晶體管對110包含NM0S晶體管111和112，用于接收第三電路節點103之第三電壓V3和第四電路節點104的第四電壓V4，并在第一電路節點101輸出第一電壓VI和在第二電路節點102輸出第二電壓V2。第一壓控電阻130受控于第一控制電壓VC1和第二控制電壓VC2，依據時鐘信號CLK運作且依據第二控制電壓VC2、第一控制電壓VC1的控制將第三電路節點103的第三電壓V3與第二電路節點102之第二電壓V2耦接。第二壓控電阻140受控于第二控制電壓VC2和第一控制電壓VC1，依據時鐘信號CLK運作且依據第二控制電壓VC2、第一控制電壓VC1的控制，將第四電路節點104的第四電壓V4和第一電路節點101的第一電壓VI耦接。NM0S晶體管對110和PM0S晶體管對150形成一個正反饋回路:當V3增加，由于NM0S晶體管111系依據V3來控制，因此將導致VI降低，而當VI降低，由于PM0S晶體管151系依據VI的控制，因此又將導致V3增加，依此方式不斷循環；當V3降低導致VI增加，而PM0S晶體管151系依據VI的控制，因此又將導致V3降低，依此方式不斷循環。當V4增加時，NM0S晶體管112系依據V4控制，因此將導致V2降低，而當V2降低，由于PM0S晶體管152系依據V2的控制，因此又將導致V4增加；當V4降低，由于NM0S晶體管112系依據V4控制，導致V2增加，而當V2增加，透過PM0S晶體管152又將導致V4降低，形成一正反饋回路。由于正反饋性質，使V3或V4具有一自加速(self-accelerating)變化，造成V3上升到VDD時V4下降至接地、或者V