使用mos裝置對寄生電容的中和的制作方法
【技術領域】
[0001 ] 本發明涉及一種其中執行寄生電容的中和的設備。
【背景技術】
[0002] 電路由于與其組件相關聯的寄生電容可經歷減弱的性能。舉例來說，在無線通信 應用中使用的功率放大器中，寄生電容可減少射頻（RF)信號的增益，導致由于輸出負載變 化而在輸入處失諧且還導致電勢不穩定。為了抵消寄生電容，一些電路包含所謂的中和電 容，所述中和電容產生中和電流以有效地消除由寄生電容產生的信號。
[0003] 圖1為包括中和電容的常規差分放大器100的圖。差分放大器100在通信應用及 其它情景中可用作功率放大器。
[0004] 參看圖1，差分放大器100包括第一及第二金屬氧化物半導體（M0S)晶體管Ml及 M2,第一及第二金屬氧化物半導體（M0S)晶體管Ml及M2具有接收輸入信號IN+及IN-的 差分對的相應柵極、接收輸出信號OUT-及0UT+的差分對的相應漏極及連接到接地的相應 源極。在典型的操作期間，差分放大器100接收輸入信號IN+及IN-的差分對，且其放大那 些信號以產生輸出信號0UT+及OUT-的差分對。
[0005] 第一及第二M0S晶體管Ml及M2中的每一者的柵極及漏極之間的寄生電容Cgd提 供反饋路徑，所述反饋路徑導致輸入及輸出之間的不良隔離，減少差分放大器100的增益 且減少差分放大器100的功率效率。此反饋現象及其結果通常被稱為米勒效應。
[0006] 為了抵消所述米勒效應，差分放大器100進一步包括第一及第二差分中和電容 Cdnl及Cdn2，如圖所示，Cdnl及Cdn2交叉耦合在輸入及輸出端子之間。這些電容器允許補償電 流在所述端子之間流動，其趨向于消除反饋。此電流的提供被稱為差分中和。在差分意義 上，差分中和電容的存在理想地將柵極到漏極電容減少到零。在共模意義上，差分中和電容 的存在有效地使柵極到漏極電容加倍。
[0007] 在所說明的上下文中，差分中和的一些潛在益處包含隔離輸入及輸出信號，其傾 向于針對在差分放大器100的輸入及輸出處的任何無源阻抗簡化差分放大器100的設計、 穩定，并使差分輸入阻抗獨立于任何輸出負載。
[0008] 圖2為包括差分中和電容的常規的Η橋電路200的圖。此圖作為差分中和概念的 另一實例應用而被呈現。
[0009] 參看圖2,Η橋電路200包括第一及第二負MOS(NMOS)晶體管Ν1及Ν2、第一及第 二正MOS(PMOS)晶體管P1及P2及差分中和電容Cdnp及Cdnn。第一對差分中和電容Cdnn中 和通過NM0S晶體管N1及N2形成的NM0S增益級固有的柵極到漏極電容。第二對差分中和 電容Cdnp中和通過PM0S晶體管P1及P2形成的PM0S增益級固有的柵極到漏極電容。在圖 2的實例中，針對每一增益級的混合pi小信號模型可導出有效的柵極到漏極電容。
[0010] 在差模意義上，當Cdn=Cgd時，Η橋電路200的有效米勒電容可等于零，S卩，其中整 體差分中和電容等于柵極到漏極電容。在此條件下，針對所有無源源極及負載端子，Η橋電 路200可為穩定的。
[0011] 使用混合pi小信號模型，Η橋電路200的以下參數可通過以下等式（1)到（4)來 表征：差分輸入導納（￥^(1(1)，差分輸出導納（￥。 1^，(1(1)，共模輸入導納（￥;11，(^)及共模輸出 導納（Yrnit，cc)。
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[0016] 在針對混合pi等價體的等式（1)到（4)中，Ygs表示包含任何外部源極導納的單 一裝置的柵極到源極導納。Ygd表示針對單一裝置的柵極到漏極（米勒）導納。Yds表示包 含任何外部負載導納的單一裝置的漏極到源極導納。Yx表示一個差分中和電容器的導納。 g"表示單一裝置的跨導。
[0017] 在圖1及2的實例中，中和電容通常通過金屬電容器（舉例來說，側壁電容器及重 疊電容器）或金屬-絕緣體-金屬（M頂）電容器來實施。這些電容器提供潛在的益處：它 們大多數為偏壓獨立的。換句話說，它們對M0S裝置的漏極-源極電壓Vds或柵極-漏極電 壓Vgd不具有高靈敏度。因此，一旦差分中和電容通過金屬或Μ頂電容器被適當地實施，它 們傾向于跨越不同的供應電平及偏壓條件而良好地工作。然而，這些電容器的潛在缺點在 于，它們隨著工藝變化及裸片到裸片及批到批變化而良好地跟蹤M0S裝置的Cgd。這是因為 M0S裝置的Cgd是由重疊電容（假設所述裝置處于飽和模式）確定，所述重疊電容可隨著氧 化物層的厚度中的小變化而顯著地變化。同時，金屬或Μ頂電容器根據氧化物層的厚度不 具有相稱的變化，所以它們不能在裸片到裸片或批到批之間適當地匹配Cgd。
[0018] 因此，考鑒于常規技術的這些不足或其它不足，在某些情景中一般需要進行差分 中和的新方法。
【發明內容】
[0019] -方面，本發明提供一種設備，其包括：第一正金屬氧化物半導體（PM0S)晶體管， 其具有連接到第一節點的源極、連接到第二節點的漏極及連接到第三節點的柵極；第二 PM0S晶體管，其具有連接到所述第一節點的源極、連接到第四節點的漏極及連接到第五節 點的柵極；第一負金屬氧化物半導體（NM0S)晶體管，其具有連接到第六節點的源極、連接 到所述第二節點的漏極及連接到第七節點的柵極；第二N0MS晶體管，其具有連接到所述第 六節點的源極、連接到所述第四節點的漏極及連接到第八節點的柵極；第一金屬氧化物半 導體（M0S)差分中和裝置，其連接在所述第三節點與所述第四節點之間；第二M0S差分中和 裝置，其連接在所述第五節點與所述第二節點之間；第三M0S差分中和裝置，其連接在所述 第七節點與所述第四節點之間；以及第四M0S差分中和裝置，其連接在所述第八節點與所 述第二節點之間。
[0020] 另一方面，本發明提供一種設備，其包括：差分放大器，其包括并聯布置的第一及 第二金屬氧化物半導體（M0S)晶體管，所述第一M0S晶體管包括在輸入信號的差分對中接 收正輸入信號的柵極、在輸出信號的差分對中輸出負輸出信號的漏極以及連接到參考電壓 的源極，且所述第二M0S晶體管包括在輸入信號的所述差分對中接收負輸入信號的柵極、 在輸出信號的所述差分對中輸出正輸出信號的漏極以及連接到所述參考電壓的源極；第一 M0S差分中和裝置，其連接在所述第一M0S晶體管的所述柵極與所述第二M0S晶體管的所述 漏極之間；以及第二M0S差分中和裝置，其連接在所述第二M0S晶體管的所述柵極與所述第 一M0S晶體管的所述漏極之間。
[0021] 另一方面，本發明提供一種設備，其包括：放大器，其包括具有寄生柵極到漏極電 容的至少一個金屬氧化物半導體（M0S)晶體管；以及至少一個M0S中和裝置，其具有經配置 以補償所述至少一個M0S晶體管的所述寄生柵極到漏極電容的中和電容。
【附圖說明】
[0022] 當與附圖一起閱讀時，從以下詳細描述中將會更好地理解實例實施例。要強調的 是，不一定按比例繪制各種特征。事實上，為了論述清晰起見，可任意地增加或減小尺寸。在 適用或實際的情況下，相同的參考數字指代相同的元件。
[0023] 圖1為包括中和電容的常規的差分放大器的圖。
[0024] 圖2為包括差分中和電容的常規的Η橋電路的圖。
[0025] 圖3Α為根據代表性實施例的M0S裝置的透視圖，M0S裝置在差分放大器中可用作 增益元件。
[0026] 圖3Β為根據代表性實施例的圖3Α的M0S裝置的橫截面圖。
[0027] 圖4Α為根據代表性實施例的M0S差分中和裝置的電路符號。
[0028] 圖4Β為根據代表性實施例的圖4Α的M0S差分中和裝置的橫截面圖。
[0029] 圖5為根據代表性實施例的包括M0S中和裝置的Η橋電路的圖。
[0030] 圖6為根據代表性實施例的包括M0S差分中和裝置的Η橋電路的圖。
[0031] 圖7為根據代表性實施例的在NM0S晶體管中作為柵極到源極電壓Vgs的函數的柵 極電容Cgg的曲線圖。
[0032] 圖8為根據代表性實施例的在原生M0S裝置中作為柵極到源極電壓Vgs的函數的 柵極電容Cgg的曲線圖。
[0033] 圖9為說明原生M0S裝置與非原生M0S裝置的CV曲線之間的比較的曲線圖。
[0034] 圖10為說明常規非原生NM0S及原生NM0S的閾值電壓的變化的曲線圖。
[0035] 圖11A為說明原生M0S差分中和電容器的CV曲線（CggXiVgs)的曲線圖。
[0036] 圖11B為說明常規（非原生）NM