帶有動態分配旁路模式的時鐘生成系統的制作方法
【專利說明】
【背景技術】
[0001]圖1示出了諸如多核服務器或智能電話芯片之類的處理芯片的典型的時鐘生成器系統。它包括鎖相回路(PLL) 102、時鐘分配電路104以及反饋分頻器(FB分頻器)106。PLL生成時鐘，并將它提供到時鐘分配電路104，控制其輸出(Clk Out)，以便其頻率和相位跟蹤輸入參考(Ref)時鐘，雖然根據FB分頻器比率進行乘法。S卩，Clk Out頻率通常等于Ref Clk頻率乘以FB分頻器值。如此，例如，如果FB分頻器106構成Div/8電路，那么，ClkOut頻率將是Ref Clk的頻率的8倍。
[0002]時鐘分配電路(有時稱為時鐘樹等等)可包括緩存器及其他數字和/或模擬電路塊，用于分配由PLL產生的時鐘的多個輸出。取決于應用，以及設計考慮，時鐘分配電路整體地或部分地可以或可以不與PLL在相同芯片上。
[0003]在很多情況下，PLL在強的偏置條件下啟動，以便實現帶有合理的鎖定時間的穩定振蕩。強偏置條件通常對應于初始高頻輸出。例如，操作參考時鐘可以在2GHz，但是，PLL可以在大約5GHz啟動。令人遺憾的是，由于初始PLL頻率高，因此，分配電路104通常被過度設計，來以這樣的高頻率操作。例如，時鐘分配電路可能要求較大的設備或較高的供電電平用于時鐘分配供應，因為如果供電電壓低于能夠支持初始PLL高頻條件的點，PLL將不會鎖定。如果PLL的電壓供應耦合到時鐘分配電壓供應，則時鐘分配負載也可能在PLL上導致尖峰。這會導致鎖定時間延長和不穩定性，例如，在由于供電下降以及隨后的校正，引入共振條件的情況下。
[0004]相應地，需要對這些及其他問題的解決方案。
[0005]附圖簡述
[0006]本發明的各實施例作為示例而非限制在各個附圖中示出，在附圖中類似的參考編號指代類似的元件。
[0007]圖1是示出了常規時鐘生成器系統的示圖。
[0008]圖2是根據一些實施例的PLL以及帶有時鐘分配旁路模式的時鐘分配電路的框圖。
[0009]圖3A和3B是示出了根據一些實施例的用于實現動態反饋路徑切換的方法的流程圖。
[0010]圖4是示出了根據一些實施例的用于實現動態切換電路的電路的示圖。
[0011]圖5A和5B是不出了根據一些實施例的圖4的動態切換電路的相關信號的信號不圖。
[0012]圖6是示出了根據一些實施例的用于使PLL和時鐘分配電路上電的過程的狀態圖。
【具體實施方式】
[0013]在某些實施例中，提供了緊回路模式，其中，在初始頻率鎖定階段，可以繞過時鐘分配電路的大部分，如果不是全部的話。當時鐘分配功率正在被傾斜時，這可以允許PLL啟動，并被鎖定。其中，這意味著，PLL啟動頻率不必由時鐘分配電路的帶寬限制，如此，對于時鐘分配電路的供電電壓要求可以降低。即，時鐘分配電路不必被設計為支持初始PLL頻率。其中，這可以通過允許在時鐘分配電路中使用低泄漏設備以及過量供電電平，降低設備功率。另外，還可以實現短鎖定時間，因為分配等待時間可以在初始PLL緊回路鎖定過程中被繞過。另一個優點是，可以降低啟動電流尖脈沖。進一步地，即使啟動條件不成問題，在某些實施例中，所公開的動態切換技術也可以用于在不同的時鐘負載以及時鐘負載組合內和/或之間動態地切換，無需去激活PLL時鐘源。
[0014]圖2示出了根據一些實施例的PLL以及帶有時鐘分配旁路模式的時鐘分配電路的框圖，它包括PLL 102、時鐘分配負載(又名，clk dist、clk load或PLL load) 104和FB分頻器106，諸如在圖1中所描述的那些。它進一步包括預分配切換電路205、控制邏輯214以及后分配切換電路215，如圖所示，所有都耦合在一起。
[0015]預分配切換電路205用于將PLL Clk輸出(PLLClk)或者初步(Prel)信號耦合到時鐘分配電路104的輸入(clkPreDist)。PLL輸出在正常操作過程中被用作到時鐘分配電路的輸入，而Prel.信號可以用于啟動(priming)模式，以當時鐘分配電路被上電時對它進行預先充電。
[0016]在所描繪的實施例中，預分配切換電路205包括信號源208、與(AND)門210，以及多路復用器(Mux.) 212，如圖所示的那樣耦合。多路復用器212由控制邏輯212控制，以選擇Prel.或者PLL信號耦合到時鐘分配電路。信號源208對應于任何合適的信號源，諸如環形振蕩器、信號線、時鐘源、切換數字源、或任何其他所需信號源，取決于其相對于時鐘分配電路104的計劃用途。在某些實施例中，甚至可以不使用信號源。AND門210充當開關，以將信號源與多路復用器212的Prel.輸入接合，或與其脫離。
[0017]后分配切換電路215包括動態時鐘切換器216以及多路復用器218。多路復用器操作用于在時鐘分配電路104的輸入(clkPreDist)和輸出(ClkPostDist)之間選擇，用于親合到FB分頻器106。(clkPreDist信號也可以被稱為“前分配時鐘(pre dist.clk)”或“前時鐘(pre clk.) ”，同樣，ClkPostDist也可以被稱為“后分配時鐘(post dist.clk) ”或“后時鐘(post clk.)”)。多路復用器218被動態時鐘切換器216控制，而動態時鐘轉接切換器216被控制邏輯214控制。動態時鐘切換器可包括邏輯元件的任何合適的組合或是其一部分，以從前分配時鐘切換到后時鐘，而不會導致有問題的假信號和/或FB和/或ClkFbDiv線上的延遲，這取決于特定實現以及設計考慮。例如，可能希望限制ClkFbDiv線上的假信號，以避免導致PLL “解鎖”的錯誤，例如，如果FB分頻器106包括可能受假信號的不利影響的計數器等等。(注意，如此處所使用的，術語“反饋線路”以及“反饋路徑”旨在一般性地包含動態切換器和PLL的FB輸入之間的反饋路徑的任何部分。它可以或可以不包括反饋塊，諸如反饋分頻器106。如此，應該理解，后時鐘可以沿這些線路從時鐘分配電路中的任何所希望的點分接。在所描繪的圖形中，示出了從時鐘分配電路的末端分接，但是，它可以可另選地在任何合適的時鐘信號節點處從電路內分接。)
[0018]圖3是示出了用于實現動態切換器218以從緊回路操作(繞過時鐘分配負載)平滑變換到寬回路操作的例程的流程圖，在寬回路操作，時鐘分配負載被接合在PLL控制回路內。在304，反饋路徑的時鐘(ClkFbDiv)從前時鐘切換到后時鐘，而不會改變狀態，如此，不會引起顯著的(如果有的話)假信號。當在緊回路中PLL被鎖定時，預期后和前時鐘具有相同頻率。通過使用此信息，可以評估前時鐘相對于后時鐘的靜態位置，并將其用于進行從前時鐘向后時鐘的平穩變換。
[0019]在某些實施例中，動態時鐘切換器216基本上跟蹤兩個時鐘(前和后時鐘)，并導致多路復用器218在后時鐘與當取消選擇前時鐘(從反饋路徑脫離)時的前時鐘處于(或將要處于)相同狀態時選擇后時鐘，以便避免在ClkFbDiv線上導致假信號。在某些實施例中，它以充分時間這樣做，以便在ClkFbDiv線上避免過度的頻率跳轉或延遲。例如，它可以從高前時鐘狀態切換到高后時鐘狀態，或它可以從低前時鐘狀態切換到低后時鐘狀態。它甚至可以從前時鐘處于一種狀態的情況切換到處于不同狀態的情況的后時鐘，只要定時被控制，以避免有害的延遲或假信號。注意，從當前時鐘被脫離到后時鐘接合，可能有或可能沒有顯著的延遲。另一方面，如果有不是非實質的延遲，例如，由于固有的或強制的延遲，在后時鐘被接合的時刻，它們可能處于不同的狀態。在某些實施例中，利用此情況，動態切換電路可以使用電路來“橋接變換”，例如，將反饋路徑維持在目標狀態，例如，當脫離時前時鐘的狀態以及當接合時后時鐘的狀態。
[0020]圖3B示出了根據一些實施例的用于實現304動態切換電路的方法，其中，在從前時鐘向后時鐘變換過程中，維持低狀態。在312，確定前時鐘和后時鐘之間的相對相位關系。即，判斷前時鐘領先于還是滯后于后時鐘。在314，如果前時鐘滯后于后時鐘，那么，過程轉到316。這導致向后時鐘的變換由前時鐘的高到低變換啟動。在后時鐘領先的情況下，這應該確保后時鐘將處于低狀態。否則，如果前時鐘領先于后時鐘，那么在314，過程轉到318，向后時鐘的變換由前時鐘的低到高變換引起，此時后時鐘處于低狀態。
[0021]圖4是示出了根據一些實施例的用于實現動態切換器216的電路的示圖。對于此實施例，在向后時鐘變換過程中，ClkFbDiv線被保持為低。圖5A和5B是示出了當反饋路徑從前時鐘切換到后時鐘(通過使能(SwEn)信號的斷言來使能)時圖4的動態切換器的相關信號的信號示圖。圖5A示出了當前時鐘領先于后時鐘時的情況，而圖5B示出了當前時鐘滯后于后時鐘時的情況。
[0022]圖4的所描繪的切換器電路包括相位檢測器402、metaflop (耐亞穩定性觸發器)404、鎖存器406、408，多路復用器410，以及AND門412，416，它們耦合在一起，并耦合到多路復用器218，如圖所示。可以假設，前和后時鐘正在運行，S卩，PLL輸出正在驅動時鐘分配電路104，如此，可以假設前和后時鐘具有相同頻率。
[0023]當SwEn信號斷言(高)時，啟動從前時鐘向后時鐘的反饋線路變換。這會導致metaflop輸出(SwEnOL)變高，這會利用反映前時鐘領先還是滯后于后時鐘的輸出(PhDetOut)結果來鎖定相位檢測器402。如果前時鐘領先，那么，PhDetOut為低，但是，如果它滯后，那么，PhDetOut為高。(其中，metaflop 404用于將SwEn信號與前時鐘同步。應該理解，可以使用任何合適的邏輯電路來實現相位檢測器，metaflop等等。它們類似地起作用，應該理解，可以使用鎖存器、觸發器、門等等的任何合適的組合來實現合適的相位檢測器，metaflops，等等。)
[0024]如果PhDetOut為低(前時鐘領先于后時鐘)，那么，選擇多路復用器410處的’ 0路徑。這是