循環adc的乘法數模轉換器電路及電容共享拓撲用于cmos圖像傳感器的列并行讀出電路的制作方法
【技術領域】
[0001]本發明涉及集成電路領域，具體涉及一種基于電容和時鐘縮放技術的CMOS圖像傳感器的循環ADC讀出電路。
【背景技術】
[0002]循環模擬數字轉換器(ADC)在中等分辨率中速數據轉換應用中使用廣泛。與流水線ADC相比，其結構簡單，與逐次逼近型ADC相比，其具有規模較小的電容陣列設計。
[0003]圖1顯示了一個具有電容共享拓撲用于CMOS圖像傳感器的列并行讀出電路的典型循環ADC原理圖。MDAC可以每級1.5位拓撲結構進行配置，它由一個主放大器，Cs和Cf兩個電容，多相位控制開關晶體管，兩個鎖存比較器和一些數字邏輯單元構成。〃V-cp-H〃和〃V-cp-L〃是兩個鎖存比較器用來控制輸入每級1.5位的邏輯電路的參考電壓。"V-ref-H"，"V-ref-L"和"VCM"是數字模擬轉換器的反饋電壓，這是由邏輯電路結果的第3位決定的。在采樣階段和電荷轉移階段都要使用’Cf’電容器。通過這種電容器共享技術，’Cs’和’Cf’只需相同的電容，便能夠使殘留電壓放大2倍。
[0004]循環ADC作為流水線ADC具有和MDAC相似的拓撲結構。但是在再利用MDAC的每個量化周期中，只有一級MDAC是必要的。在流水線ADC中，每一級MDAC都有一個輸入參考噪聲。這是由它的前段增益衰減得到的。然而，由于固定單級MDAC的拓撲結構，循環ADC難以在每個周期中優化。例如，’Cs’和’Cf’每位都有一個恒定的量化電容。因此，即使在LSB轉換階段，放大器必須總是驅動一個大的電容負載。非標量電容的傳統特性和循環ADC的固定循環周期給低功耗優化提供了相當大的空間。
【發明內容】
[0005]鑒于此，本發明的目的之一是提供一種基于電容和時鐘縮放技術的CMOS圖像傳感器的循環ADC讀出電路，本發明的目的之二是提供一種電容共享拓撲用于CMOS圖像傳感器的列并行讀出電路。
[0006]本發明的目的是通過以下技術方案實現的，一種循環ADC的乘法數模轉換器電路，包括容值可變的取樣電容單元、容值可變的反饋電容單元和放大器，所述取樣電容單元的輸入端、反饋電容單元的輸入端經第一開關分別與輸入端連接，所述取樣電容單元還通過第二開關與控制信號連接，所述取樣電容單元的輸出端經第九開關與電壓單元的一端連接，所述電壓單元的另一端經第十開關與放大器的輸入端連接，所述取樣電容單元的輸出端經第二開關與反饋電容單元的輸入端連接，且反饋電容單元的輸入端與放大器的輸入端連接，反饋電容單元的輸出端經第四開關與放大器的輸出端連接，所述放大器的輸出端經第三開關與取樣電容單元的輸入端連接。
[0007]優選的，所述取樣電容單元包括并聯設置的η個子電容，其中的n-Ι個子電容各串聯一個控制開關。
[0008]優選的，所述反饋電容單元包括并聯設置的η個子電容，其中的n-Ι個子電容各串聯一個控制開關。
[0009]優選的，所述放大器包括NM0S管Ml?M4和PM0S管M5?M8，NM0S管Ml的柵極作為放大器的輸入端，NM0S管Ml的漏極分別與NM0S管M3的柵極、NM0S管M2的源極連接，NM0S管M2的柵極分別與NM0S管M3的漏極、PM0S管M8的漏極連接，PM0S管的柵極接VBP，PM0S管的源極接電源，所述NM0S管的漏極作為放大器的輸出端，NM0S管的漏極與PM0S管M5的漏極連接，PM0S管M5的源極分別與PM0S管M7的柵極、PM0S管M6的漏極連接，所述PM0S管M6的源極接電源，所述PM0S管M6的柵極與NM0S管Ml的柵極連接，所述PM0S管M5的柵極分別與PM0S管M7的漏極、NM0S管M4的漏極連接，NM0S管M4的柵極接VBN，PM0S管M7的源極接電源，所述NM0S管Ml、NM0S管M3和NM0S管M4的源極接低電平。
[0010]優選的，所述電壓單元的輸出電壓和低電平由電荷栗產生，所述電荷栗包括開關SW1?SW5和電容C1?C3，開關SW1的一端接外部電壓，開關SW1的另一端分別與開關SW2、開關SW6的一端連接，開關SW1的另一端經電容C1分別與開關SW5、開關SW4、開關SW3的一端連接，開關SW2的另一端、開關SW3的另一端接地，所述開關SW5的另一端經電容C2接地，所述開關SW4的另一端經電容C3接地，所述開關SW6的另一端經電容C2接地，所述開關SW1?SW5的狀態由外部控制信號控制。
[0011]本發明的目的之二是通過以下技術方案實現的，一種電容共享拓撲用于CMOS圖像傳感器的列并行讀出電路，包括前述的循環ADC的乘法數模轉換器電路。
[0012]由于采用了上述技術方案，本發明具有如下的優點:
[0013]通過浮動調整部分采樣電容以及反饋電容，在LSB轉換期間主放大器具有顯著的減載。從而可以使LSB的周期比MSB的周期運行的更快。所提出的電容縮放技術僅介紹了由于殘留電壓放大而產生的可忽略的額外的量化噪聲，在0.18um的CMOS中硅也正是表現出此特性。
[0014]假設輸入取樣信號要用T0時間，第一個量化時鐘循環是2T0，如果使用本發明只需要9.5T0的轉換時間。一個沒有使用本發明的設計方案，假設0到10位需要相同的量化時間2T0，那么它的總轉換時間將超過23T0。
[0015]根據在相同噪聲要求條件下的仿真結果，本發明與傳統的ADC設計方案相比提高了至少40 %的能源利用率。
【附圖說明】
[0016]為了使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明作進一步的詳細描述，其中:
[0017]圖1為電容共享拓撲用于CMOS圖像傳感器的列并行讀出電路的典型循環ADC原理圖；
[0018]圖2為循環ADC的乘法數模轉換器(MDAC)電路原理圖；
[0019]圖3為循環ADC時序圖；
[0020]圖4為放大器的電路原理圖；；
[0021]圖5為電荷栗以及時序分析圖；
[0022]圖6為低回扣噪聲鎖存比較器原理圖(Two Latch Comparators)；
[0023]圖7為MDAC傳輸輸出仿真結果。
【具體實施方式】
[0024]以下將結合附圖，對本發明的優選實施例進行詳細的描述；應當理解，優選實施例僅為了說明本發明，而不是為了限制本發明的保護范圍。
[0025]所提出的循環ADC的乘法數模轉換器(MDAC)電路原理圖如圖2所示，電路工作時序原理圖如圖3所示。
[0026]—種循環ADC的乘法數模轉換器電路，其特征在于:包括容值可變的取樣電容單元、容值可變的反饋電容單元和放大器，所述取樣電容單元的輸入端、反饋電容單元的輸入端經第一開關(Ps_d)分別與輸入端連接，所述取樣電容單元還通過第二開關(Pa)與控制信號連接，所述取樣電容單元的輸出端經第九開關(Psf)與電壓單元(VCM)的一端連接，所述電壓單元(VCM)的另一端經第十開關(Ps)與放大器的輸入端連接，所述取樣電容單元的輸出端經第二開關與反饋電容單元的輸入端連接，且反饋電容單元的輸入端與放大器的輸入端連接，反饋電容單元的輸出端經第四開關(nPs_d)與放大器的輸出端連接，所述放大器的輸出端經第三開關(Pf)與取樣電容單元的輸入端連接。
[0027]所述取樣電容單元包括并聯設置的η個子電容(CsO?Csn-Ι)，其中的n-Ι個子電容各串聯一個控制開關，在本實施例中，以四個子電容進行說明，即電容CsO不串聯開關，電容Csl串聯第六開關S0，電容Cs2串聯第七開關S1，電容Cs3串聯第八開關S2。
[0028]所述反饋電容單元包括并聯設置的η個子電容(CfO?Cfn-Ι)，其中的n-Ι個子電容各串聯一個控制開關，在本實施例中，同樣以四個子電容進行說明，即電容CsO不串聯開關，電容Cfl串聯第六開關S0，電容Cf2串聯第七開關S1，電容Cf3串聯第八開關S2。
[0029]取樣電容Cs和反饋電容Cf被分成四個子電容，每個子電容的大小為250Ff.子電容CsO和CfO是硬鏈接，而其它三個子電容通過S0?S2由傳遞門所控制。在取樣階段Ps，所有的電容是連接在輸入端，總的輸入電容為2Pf..在量化階段，反饋電容Cf連接到放大器的輸出端Vout，由反相延時取樣邏輯端口 nPs_dK控制。在前兩個轉換時鐘，S0?S2保持關閉，并且由每級1.5位ADC在固定的時鐘循環T0下所控制。當進入第三個轉換時鐘，S0打開，S1和S2關閉，此時Cs和Cf電容之和只有原來總電容的3/4。由于放大器的負載電容的減小，所以我們能夠縮減時鐘