脈沖信號輸出電路和移位寄存器的制造方法
【技術領域】
[0001]所公開的本發明涉及脈沖信號輸出電路和移位寄存器。
【背景技術】
[0002]在諸如玻璃襯底之類的平板之上形成并且通常在液晶顯示裝置中使用的晶體管一般包括諸如非晶硅或多晶硅之類的半導體材料。雖然包括非晶硅的晶體管具有低場效應迀移率，但是它們能夠在大玻璃襯底之上形成。相比之下，雖然包括多晶硅的晶體管具有高場效應迀移率，但是它們需要諸如激光退火之類的晶化過程并且不是一直適合于大玻璃襯底。
[0003]另一方面，包括氧化物半導體作為半導體材料的晶體管引起關注。例如，專利文獻1和2公開用以使用氧化鋅或In-Ga-Ζη-Ο基氧化物半導體作為半導體材料來形成晶體管并且將其用作圖像顯示裝置的開關元件的技術。
[0004]在溝道區中包括氧化物半導體的晶體管具有比包括非晶硅的晶體管要高的場效應迀移率。此外，氧化物半導體膜能夠通過濺射方法等在300°C或更低的溫度下形成；因此，包括氧化物半導體的晶體管的制造過程比包括多晶硅的晶體管的制造過程要簡單。
[0005]預計包括氧化物半導體的這類晶體管用作諸如液晶顯示器、電致發光顯示器和電子紙之類的顯示裝置的像素部分和驅動器電路中包括的開關元件。例如，非專利文獻1公開一種顯示裝置的像素部分和驅動器電路包括具有氧化物半導體的晶體管所使用的技術。
[0006]注意，包括氧化物半導體的晶體管全部是η溝道晶體管。因此，在驅動器電路包括具有氧化物半導體的晶體管的情況下，驅動器電路僅包括η溝道晶體管。
[0007][專利文獻]
[專利文獻1]日本已公開專利申請2007-123861 [專利文獻2]日本已公開專利申請2007-096055 [非專利文獻]
[非專利文獻 1] Τ.0sada 等人，“Development of Driver-1ntegrated Panel usingAmorphous In-Ga-Zn-Oxide TFT，，，Proc.SID，09Digest，2009，第 184-187 頁。
【發明內容】
[0008]驅動器電路包括例如具有脈沖信號輸出電路的移位寄存器。在移位寄存器包括具有相同導電性類型的晶體管的情況下，例如，移位寄存器可能具有不穩定操作的問題。
[0009]鑒于此問題，本發明的一個實施例的一個目的是提供能夠穩定操作的脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器。
[0010]本發明的目的之一是提供能夠穩定操作的脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器。在脈沖信號輸出電路的一個實施例中，晶體管具有連接到具有形成脈沖信號輸出電路的輸出端子的源極端子或漏極端子的另一個晶體管的柵電極的源極端子或漏極端子，晶體管的溝道長度比另一個晶體管的溝道長度要長。由此，修改另一個晶體管的柵電位的泄漏電流量能夠降低，并且能夠防止脈沖信號輸出電路的故障。
[0011 ] 下面描述能夠采用的配置的具體示例。
[0012]本發明的一個實施例是包括第一至第九晶體管、第一輸入信號發生電路和第二輸入信號發生電路的脈沖信號輸出電路。第一晶體管的第一端子和第二晶體管的第一端子電連接到第一輸出端子，并且第三晶體管的第一端子和第四晶體管的第一端子電連接到第二輸出端子。第一輸入信號發生電路包括第五晶體管和第六晶體管。第五晶體管的第一端子和第六晶體管的第一端子相互電連接，并且共同用作第一輸入信號發生電路的輸出端子。第二輸入信號發生電路包括第七至第九晶體管。第七晶體管的第二端子、第八晶體管的第二端子和第九晶體管的第一端子相互電連接，并且共同用作第二輸入信號發生電路的輸出端子。第一晶體管的柵極端子、第三晶體管的柵極端子和第一輸入信號發生電路的輸出端子相互電連接。第二晶體管的柵極端子、第四晶體管的柵極端子和第二輸入信號發生電路的輸出端子相互電連接。第六晶體管的溝道長度比第三晶體管的溝道長度要長并且比第四晶體管的溝道長度要長。第九晶體管的溝道長度比第三晶體管的溝道長度要長并且比第四晶體管的溝道長度要長。
[0013]在脈沖信號輸出電路中，優選的是，將第一時鐘信號輸入到第一晶體管的第二端子和第三晶體管的第二端子；將第一電位提供給第二晶體管的第二端子、第四晶體管的第二端子、第六晶體管的第二端子和第九晶體管的第二端子；將比第一電位要高的第二電位提供給第五晶體管的第二端子、第七晶體管的第一端子和第八晶體管的第一端子；將第一脈沖信號輸入到第五晶體管的柵極端子和第九晶體管的柵極端子；將第二輸入信號發生電路的輸出信號輸入到第六晶體管的柵極端子；將第三脈沖信號輸入到第七晶體管的柵極端子；將第二時鐘信號輸入到第八晶體管的柵極端子；以及將第二脈沖信號從第一輸出端子或第二輸出端子輸出。
[0014]在脈沖信號輸出電路中，第六晶體管和第九晶體管中的至少一個可以是具有其中至少兩個柵極串聯布置的多柵結構的晶體管。
[0015]本發明的另一個實施例是包括第一至第十一晶體管、第一輸入信號發生電路和第二輸入信號發生電路的脈沖信號輸出電路。第一晶體管的第一端子和第二晶體管的第一端子電連接到第一輸出端子，并且第三晶體管的第一端子和第四晶體管的第一端子電連接到第二輸出端子。第一輸入信號發生電路包括第五至第七晶體管。第五晶體管的第一端子、第六晶體管的第一端子和第七晶體管的第一端子相互電連接，并且第七晶體管的第二端子用作第一輸入信號發生電路的輸出端子。第二輸入信號發生電路包括第八至第十一晶體管。第十一晶體管的第二端子和第九晶體管的第一端子相互電連接，以及第九晶體管的第二端子、第八晶體管的第二端子和第十晶體管的第一端子相互電連接并且共同用作第二輸入信號發生電路的輸出端子。第一晶體管的柵極端子、第三晶體管的柵極端子和第一輸入信號發生電路的輸出端子相互電連接。第二晶體管的柵極端子、第四晶體管的柵極端子和第二輸入信號發生電路的輸出端子相互電連接。第六晶體管的溝道長度比第三晶體管的溝道長度要長并且比第四晶體管的溝道長度要長。第十晶體管的溝道長度比第三晶體管的溝道長度要長并且比第四晶體管的溝道長度要長。
[0016]在脈沖信號輸出電路中，優選的是，將第一時鐘信號輸入到第一晶體管的第二端子和第三晶體管的第二端子；將第一電位提供給第二晶體管的第二端子、第四晶體管的第二端子、第六晶體管的第二端子和第十晶體管的第二端子；將比第一電位要高的第二電位提供給第五晶體管的第二端子、第七晶體管的柵極端子、第八晶體管的第一端子和第十一晶體管的第一端子；將第一脈沖信號輸入到第五晶體管的柵極端子和第十晶體管的柵極端子；將第二輸入信號發生電路的輸出信號輸入到第六晶體管的柵極端子；將第三脈沖信號輸入到第八晶體管的柵極端子；將第二時鐘信號輸入到第九晶體管的柵極端子；將第三時鐘信號輸入到第十一晶體管的柵極端子；以及將第二脈沖信號從第一輸出端子或第二輸出端子輸出。
[0017]在脈沖信號輸出電路中，第六晶體管和第十晶體管中的至少一個可以是具有其中至少兩個柵極串聯布置的多柵結構的晶體管。
[0018]在作為本發明的實施例的脈沖信號輸出電路中，可包括一種電容器，其端子電連接到其中第二晶體管的柵極端子、第四晶體管的柵極端子和第二輸入信號發生電路的輸出端子相互電連接的結點。
[0019]在脈沖信號輸出電路中，晶體管的至少一個優選地包括氧化物半導體。此外，移位寄存器能夠包括多個脈沖信號輸出電路。
[0020]注意，在脈沖信號輸出電路中，晶體管在一些情況下包括氧化物半導體；但是所公開的本發明并不局限于此。
[0021]注意，本說明書等中，諸如“之上”或“之下”之類的術語不一定表示組件放置于“直接在”另一個組件“之上”或“之下”。例如，表述“柵絕緣層之上的柵電極”并不排除另一個組件放置在柵絕緣層與柵電極之間的情況。
[0022]另外，在本說明書等中，諸如“電極”和“布線”之類的術語并沒有限制組件的功能。例如，“電極”能夠用作“布線”的一部分，而“布線”能夠用作“電極”的一部分。例如，諸如“電極”和“布線”之類的術語還能夠表示多個“電極”和“布線”的組合。
[0023]當例如使用相反極性的晶體管時或者電流流動方向在電路操作中改變時，“源”和“漏”的功能可能相互交換。因此，在本說明書中，術語“源”和“漏”能夠相互交換。
[0024]注意，在本說明書等中，術語“電連接”包括組件通過具有任何電功能的對象相互連接的情況。在這里，對于具有任何電功能的對象沒有特殊限制，只要電信號能夠在通過該對象相互連接的組件之間傳送和接收。
[0025]除了電極和布線之外，“具有任何電功能的對象”的示例還有諸如晶體管、電阻器、電感器、電容器之類的開關元件和具有各種功能的元件。
[0026]能夠提供能夠穩定操作的脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器。
【附圖說明】
[0027]圖1A至圖1C示出脈沖信號輸出電路和移位寄存器的配置示例。
[0028]圖2是移位寄存器的時序圖。
[0029]圖3A至圖3C示出脈沖信號輸出電路的操作。
[0030]圖4A至圖4C示出脈沖信號輸出電路的操作。
[0031]圖5A和圖5B不出脈沖信號輸出電路的配置不例。
[0032]圖6A至圖6C不出脈沖信號輸出電路和移位寄存器的配置不例。
[0033]圖7是移位寄存器的時序圖。
[0034]圖8A至圖8C示出脈沖信號輸出電路的操作。
[0035]圖9A和圖9B示出脈沖信號輸出電路的操作。
[0036]圖10A和圖10B示出脈沖信號輸出電路的配置示例。
[0037]圖11A至圖11D示出晶體管的結構示例。
[0038]圖12A至圖12E示出用于制造晶體管的方法的示例。
[0039]圖13A至圖13C示出半導體裝置的示例。
[0040]圖14A至圖14F示出電子裝置。
【具體實施方式】
[0041]下面將參照附圖來描述本發明的實施例的示例。注意，本發明并不局限于以下描述。本領域的技術人員將易于理解，本發明的模式和細節能夠按照各種方式改變，而沒有背離本發明的精神和范圍。因此，本發明不應當被理解為局限于實施例的以下描述。
[0042]注意，附圖等中所示的各組件的位置、尺寸、范圍等在一些情況下為了易于理解而沒有精確表示。因此，所公開的本發明不一定局限于附圖等中公開的位置、尺寸、范圍等。
[0043]注意，在本說明書等中使用諸如“第一”、“第二”和“第三”之類的序數以便避免組件之間的混淆，而不是限制數量。
[0044](實施例1)
在這個實施例中，將參照圖1A至圖1C、圖2、圖3A至圖3C和圖4A至圖4C來描述脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的配置示例。
[0045]<電路配置>
首先，將參照圖1A至圖1C來描述脈沖信號輸出電路以及包括脈沖信號輸出電路的移位寄存器的電路配置的示例。
[0046]這個實施例中所述的移位寄存器包括第一至第η脈沖信號輸出電路10—1至10 —η(η彡2)以及傳送時鐘信號的第一至第四信號線11至14(參見圖1Α)。將第一時鐘信號(CLK1)提供給第一信號線11。將第二時鐘信號(CLK2)提供給第二信號線12。將第三時鐘信號(CLK3)提供給第三信號線13。將第四時鐘信號(CLK4)提供給第四信號線14。
[0047]時鐘信號是以規則間隔在Η電平信號(高電位)與L電平信號(低電位)之間交替的信號。在這里，第一至第四時鐘信號(CK1至CK4)依次延遲1/4周期。在這個實施例中，通過使用時鐘信號，執行脈沖信號輸出電路的控制等。
[0048]第一至第η脈沖信號輸出電路10—茂10 —η的每個包括第一輸入端子21、第二輸入端子22、第三輸入端子23、第四輸入端子24、第五輸入端子25、第一輸出端子26以及第二輸出端子27 (參見圖1Β)。
[0049]第一輸入端子21、第二輸入端子22和第三輸入端子23電連接到第一至第四信號線11至14的任一個。例如，第一脈沖信號輸出電路10—i中的第一輸入端子21電連接到第一信號線11，第一脈沖信號輸出電路10—i中的第二輸入端子22電連接到第二信號線12，以及第一脈沖信號輸出電路10—i中的第三輸入端子23電連接到第三信號線13。另外，第二脈沖信號輸出電路10—2中的第一輸入端子21電連接到第二信號線12，第二脈沖信號輸出電路10—2中的第二輸入端子22電連接到第三信號線13，以及第二脈沖信號輸出電路10 —2中的第三輸入端子23電連接到第四信號線14。注意，在這里，描述第二至第四信號線12至14連接到第η脈沖信號輸出電路10—?的情況。但是，哪些信號線連接到第η脈沖信號輸出電路10—η取決于η的值。因此，要注意，本文所述的配置只是一個示例。
[0050]在這個實施例中所述的移位寄存器的第m脈沖信號輸出電路(m ^ 2)中，第四輸入端子24電連接到第(m-Ι)脈沖信號輸出電路的第一輸出端子26。在第m脈沖信號輸出電路(m<n-2)中，第五輸入端子25電連接到第(m+2)脈沖信號輸出電路的第一輸出端子26 ;第一輸入端子26電連接到第(m+Ι)脈沖信號輸出電路的第四輸入端子24 ;以及第二輸出端子27向OUT(m)輸出信號。
[0051]例如，第三脈沖信號輸出電路10—3中的第四輸入端子24電連接到第二脈沖信號輸出電路10—2中的第一輸出端子26。第三脈沖信號輸出電路10—3中的第五輸入端子25電連接到第五脈沖信號輸出電路10—5中的第一輸出端子26。第三脈沖信號輸出電路10—3中的第一輸入端子26電連接到第四脈沖信號輸出電路10—4中的第四輸入端子24以及第一脈沖信號輸出電路10—i中的第五輸入端子25。
[0052]另外，第一起始脈沖(SP1)從第五布線15輸入到第一脈沖信號輸出電路10—:中的第四輸入端子24。將從前一級輸出的脈沖輸入到第k脈沖信號輸出電路10—k(k是大于或等于2且小于或等于η的自然數)中的第四輸入端子24。將第二起始脈沖(SP2)輸入到第(η-l)脈沖信號輸出電路10—η1中的第五輸入端子25。將第三起始脈沖(SP3)輸入到第η脈沖信號輸出電路10—η中的第五輸入端子25。第二起始脈沖(SP2)和第三起始脈沖(SP3)可從外部輸入或者在電路內部生成。
[0053]接下來將描述第一至第η脈沖信號輸出電路10—1至10 —η的具體配置。
[0054]第一至第η脈沖信號輸出電路10—1至10 —η的每個包括:脈沖信號發生電路，其中包括第一至第四晶體管101至104 ;第一輸入信號發生電路，其中包括第五至第七晶體管105至107 ;以及第二輸入信號發生電路，其中包括第八至第十一晶體管108至111 (參見圖1C)。此外，除了第一至第五輸入端子21至25之外，還從第一和第二電源線31和32提供信號給第一至第十一晶體管101至111。
[0055]脈沖信號發生電路的配置的一個具體示例如下。
[0056]第一晶體管101的第一端子(下文中，“第一端子”表示源極端子和漏極端子其中之一)和第二晶體管102的第一端子電連接到第一輸出端子26。類似地，第三晶體管103的第一端子和第四晶體管104的第一端子電連接到第二輸出端子27。第一晶體管101的柵極端子、第三晶體管103的柵極端子和第一輸入信號發生電路的輸出端子相互電連接。第二晶體管102的柵極端子、第四晶體管104的柵極端子和第二輸入信號發生電路的輸出端子相互電連接。
[0057]將第一時鐘信號輸入到第一晶體管101的第二端子(下文中，“第二端子”表示源極端子和漏極端子中的另一個)。第一晶體管101的第二端子還用作脈沖信號輸出電路中的第一輸入端子21。第一電位(例如低電位Vss)通過第一電源線31提供給第二晶體管102的第二端子。將第一時鐘信號輸入到第三晶體管103的第二端子。第三晶體管103的第二端子還用作脈沖信號輸出電路中的第一輸入端子21。第一電位通過第一電源線31提供給第四晶體管104的第二端子。
[0058]第一輸入信號發生電路的配置的一個具體示例如下。
[0059]第五晶體管105的第一端子、第六晶體管106的第一端子和第七晶體管107的第一端子相互電連接。此外，第七晶體管107的第二端子用作第一輸入信號發生電路的輸出端子。
[0060]第二電位通過第二電源線32提供給第五晶體管105的第二端子。第一電位通過第一電源線31提供給第六晶體管106的第二端子。把來自前一級的脈沖信號(在第一脈沖信號輸出電路中，脈沖信號包括起始脈沖信號)輸入到第五晶體管105的柵極端子。第五晶體管105的柵極端子用作第一輸入信號發生電路的第一輸入端子，并且用作脈沖信號輸出電路的第四輸入端子24。將第二輸入信號發生電路的輸出信號輸入到第六晶體管106的柵極端子。第六晶體管106的柵極端子用作第一輸入信號發生電路的第二輸入端子。第二電位通過第二電源線32提供給第七晶體管107的柵極端子。
[0061]雖然在這個實施例中設置第七晶體管107，但是可采用沒有第七晶體管107的配置。通過第七晶體管107，能夠抑制可能由引導操作引起的第五晶體管105的第一端子的電位的升高。也就是說，能夠防止將高偏壓施加到第五晶體管105的柵極與源極之間(或者柵極與漏極之間)的區域；因此能夠抑制第五晶體管105的退化。
[0062]第二輸入信號發生電路的配置的一個具體示例如下。
[0063]第十一晶體管111的第二端子和第九晶體管109的第一端子相互電連接。第九晶體管的第二端子、第八晶體管的第二端子和第十晶體管的第一端子相互電連接，并且用作第二輸入信號發生電路的輸出端子。
[0064]第二電位通過第二電源線32提供給第八晶體管108的第一端子和第十一晶體管111的第一端子。第一電位通過第一電源線31提供給第十晶體管110的第二端子。把來自第二后級的脈沖信號輸入到第八晶體管108的柵極端子，如圖1A和圖1B中所示。第八晶體管108的柵極端子用作第二輸入信號發生電路的第一輸入端子并且用作脈沖信號輸出電路的第五輸入端子25。將第二時鐘信號輸入到第九晶體管109的柵極端子。第九晶體管109的柵極端子用作第二輸入信號發生電路的第二輸入端子以及脈沖信號輸出電路中的第二輸入端子22。把來自前一級的脈沖信號(在第一脈沖信號輸出電路中，脈沖信號是起始脈沖信號)輸入到第十晶體管110的柵極端子。第十晶體管110的柵極端子用作第二輸入信號發生電路的第三輸入端子以及脈沖信號輸出電路中的第四輸入端子24。將第三時鐘信號輸入到第十一晶體管111的柵極端子。第十一晶體管111的柵極端子用作第二輸入信號發生電路的第四輸入端子以及脈沖信號輸出電路中的第三輸入端子23。
[0065]注意，在這個實施例中所述的脈沖信號輸出電路中，第六晶體管106的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長。此外，第十晶體管110的溝道長度比第三晶體管103的溝道長度要長并且比第四晶體管104的溝道長度要長。因此，第六晶體管106和第十晶體管110的閾值電壓的偏移量能夠降低，使得能夠抑制退化。
[0066]注意，脈沖信號輸出電路的組件(例如脈沖信號發生電路、第一輸入信號發生電路和第二輸入信號發生電路的配置示例)只是示例，并且所公開的本發明并不局限于此。
[0067]在這個實施例的以下描述中，其中第一晶體管101的柵極端子、第三晶體管103的柵極端子和第一輸入信號發生電路的輸出端子在圖1C中所不的脈沖信號輸出電路中相互連接的結點稱作結點A。另外，其中第二晶體管102的柵極端子、第四晶體管104的柵極端子和第二輸入信號發生電路的輸出端子相互連接的結點稱作結點B。
[0068]用于有利地執行引導操作的電容器可設置在結點A與第一輸出端子26之間。此夕卜，還可設置電連接到結點B的電容器，以便保持結點B的電位。
[0069]注意，第一至第^^一晶體管101至111的每個優選地包括氧化物半導體。當氧化物半導體被包括在晶體管中，晶體管的斷態電流能夠降低。此外，與包括非晶硅等的晶體管相比，包括氧化物半導體的晶體管的通態電流和場效應迀移率能夠增加。此外，能夠抑制晶體管的退化。因此，實現消耗低功率、能夠以高速度進行操作并且以較高精度進行操作的電子電路。注意，在這里省略包括氧化物半導體的晶體管的描述，因為它在下面的實施例中詳細描述。
[0070]< 操作 >
接下來參照圖2、圖3A至圖3C以及圖4A至圖4C來描述圖1A至圖1C中所示移位寄存器的操作。具體來說，參照圖3A至圖3C以及圖4A至圖4C來描述圖2中所示時序圖中的第一至第六期間51至56的每個中的操作。在時序圖中，CLK1至CLK4表示時