一種延時線電路及其盲區的避開方法
【技術領域】
[0001] 本發明涉及數字電路技術領域，尤其涉及一種延時線電路及其盲區的避開方法。
【背景技術】
[0002] 現有的延遲線電路在實際應用中，周期的頻率也無法連續調節，因此，開始信號與 結束信號之間的時間間隔無法被周期整除，因此，存在非整周期誤差。因此，在現有的延遲 線電路中，采用延遲線測量非整周期。
[0003] 但是，當延時線的延時總長接近一個周期時，則會存在一段盲區。該盲區為延時線 的延時總長與周期相差的一段時間。當延遲線處于盲區時，無法對超過延時總長且小于一 個周期的時間進行精確的測量。因此，對于小時間高精度高穩定性測量要求的應用，盲區則 會成為影響延時線測量精度、穩定性，使測量值存在異常周期性波動。
[0004] 綜上所述，如何克服延時線電路中盲區對延時線測量的影響，是當前亟待解決的 技術問題。
【發明內容】
[0005] 有鑒于此，實有必要提供一種避開延時線電路的盲區，以致不受該盲區影響的延 時線電路，以及避開該延時線電路的盲區的方法。
[0006] -種延時線電路，包括第一延時線、第二延時線和控制模塊。第一延時線尾部的第 一輸出端與控制模塊的第一輸入端電性連接，第二延時線中部的第二輸出端與控制模塊的 第二輸入端電性連接。第一延時線和第二延時線的輸入端均接收輸入信號和周期信號，周 期信號的周期為T，第一延時線和第二延時線的延時總長為T1，且0.9T<T1 < I. 1T。第一 延時線在周期信號上升沿觸發，第二延時線在周期信號下降沿觸發。第二輸出端的輸出比 第一輸出端的輸出延時〇. 5Τ。第一輸出端有效時，控制模塊接收第二延時線測量的第一測 量數據，并采用第一測量數據進行0. 5Τ補償處理后的第二測量數據。第二輸出端有效時， 控制模塊采用第一延時線測量的第三測量數據。
[0007] 優選地，第一延時線包括多個首尾連接的第一延時單元和多個上升沿觸發的第一 D觸發器，第一個第一延時單元的輸入端接收輸入信號，每一個第一延時單元的輸出端與一 個第一 D觸發器的D端電性連接，每一個第一 D觸發器的C端接收周期信號，在第一延時線 尾部的多個第一 D觸發器中選中一個第一 D觸發器，選中的第一 D觸發器的Q端與控制模 塊的第一輸入端電性連接。
[0008] 優選地，第一延時單元包括反相器。
[0009] 優選地，第二延時線包括多個首尾連接的第二延時單元和多個下降沿觸發的第二 D觸發器，第一個第二延時單元的輸入端接收輸入信號，每一個第二延時單元的輸出端與一 個第二D觸發器的D端電性連接，每一個第二D觸發器的C端接收周期信號，在第二延時線 中部的多個第二D觸發器中選中一個第二D觸發器，選中的第二D觸發器的輸出比選中的 第一 D觸發器的輸出延時0. 5Τ，選中的第二D觸發器的Q端與控制模塊的第二輸入端電性 連接。
[0010] 優選地，第二延時單元包括反相器。
[0011] -種延時線電路盲區的避開方法，包括如下步驟：
[0012] 控制模塊判斷自身的第一輸入端是否有效。
[0013] 若第一輸入端有效時，控制模塊接收第二延時線的第一測量數據，并采用第一測 量數據進行0. 5T補償處理后的第二測量數據。
[0014] 優選地，第一輸入端有效為：輸入信號到達選中的第一 D觸發器，且選中的第一 D 觸發器處于周期信號上升沿時，選中的第一 D觸發器的Q端輸出有效，以致第一輸入端有 效。
[0015] 優選地，控制模塊判斷自身的第一輸入端是否有效的步驟之后，還包括：
[0016] 控制模塊判斷測量是否結束。
[0017] 若測量未結束，控制模塊判斷自身的第二輸入端是否有效。
[0018] 若第二輸入端有效時，控制模塊采用第一延時線的第三測量數據。
[0019] 優選地，第二輸入端有效為：輸入信號到達選中的第二D觸發器，選中的第二觸發 器處于周期信號下降沿時，選中的第二D觸發器的Q端輸出有效，以致第二輸入端有效。
[0020] 本發明延時線電路，通過對稱結構的兩條延時線，且兩條延時線的輸出相差半個 周期，避免了兩條延時線同時進入盲區，以及在其中一條延時線進入盲區時，采用另一條延 時線的測量結果，避免了盲區對本發明延時線電路測量結果的影響。
【附圖說明】
[0021] 圖1為本發明延時線電路一種實施例的電路圖。
[0022] 圖2為本發明延時線電路盲區的避開方法一種實施例的流程示意圖。
【具體實施方式】
[0023] 為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對 本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并 不用來限定本發明。
[0024] 圖1展示了本發明延時線電路的一種實施例。如圖1所示，在本實施例中，該延時 線電路，包括第一延時線DL0、第二延時線DLl和控制模塊。
[0025] 第一延時線DLO包括η個延時單元以及η個第一 D觸發器。假設，選中的第一 D觸 發器為第η-1個第一 D觸發器Qn i。第一個延時單元的輸入端接收輸入信號Signal，第一延 時單元的輸出端與第二延時單元的輸入端電性連接，第二個延時單元的輸出端與第三延時 單元的輸入端電性連接，......，第n-1延時單元的輸出端與第η延時單元的輸入端電性連 接。第一個延時單元的輸出端與第一個第一 D觸發器仏的D端電性連接，第二個延時單元 的輸出端與第二個第一 D觸發器仏的D端電性連接，......，第η個延時單元的輸出端與 第η個第一 D觸發器％的D端電性連接。第一個第一 D觸發器Q C端，第二個第一 D觸 發器％的C端，......，第η個第一 D觸發器Q "的C端均接收周期信號CLK。第n-1個第 一 D觸發器Qn i的Q端與控制模塊的第一輸入端SO電性連接。此外，該第一 D觸發器在周 期信號上升沿觸發。周期信號CLK的周期為T。第一延時線DLO的延時總長為T1，且0. 9T < Tl < I. ITo
[0026] 第二延時線DLl包括η個延時單元以及η個第二D觸發器，假設，選中的第二觸發 器為第[(η/2)+2]個第二觸發器第一個延時單元的輸入端接收輸入信號Signal，第 2. 一延時單元的輸出端與第二延時單元的輸入端電性連接，第二個延時單元的輸出端與第三 延時單元的輸入端電性連接，......，第n-l延時單元的輸出端與第η延時單元的輸入端 電性連接。第一個延時單元的輸出端與第一個第二D觸發器仏的D端電性連接，第二個延 時單元的輸出端與第二個第二D觸發器％的D端電性連接，......，第η個延時單元的輸 出端與第η個第二D觸發器仏的D端電性連接。第一個第二D觸發器Q ^勺C端，第二個 第二D觸發器％的C端，......，第η個第二D觸發器Q "的C端均接收周期信號CLK。第
[(η/2)+2]個第二D觸發器&1:的〇端與控制模塊的第二輸入端Sl電性連接。此外，該第 二D觸發器在周期信號下降沿觸發。第二觸發器&^的輸出比第一觸發器Qn i延時半個周 期。周期信號CLK的周期為T。第二延時線DLl的延時總長為T1，且0. 9T < Tl < I. 1T。
[0027] 本實施例中的延時線電路，通過對稱結構的兩條延時線，且兩條延時線的輸出相 差半個