具有寬帶寬的鎖相環電路的制作方法
【技術領域】
[0001] 本公開大體涉及電子電路的領域，并且更具體地涉及鎖相環電路。
【背景技術】
[0002] 鎖相環電路（PLL)是在無線電、電信、計算機和其它電子應用中廣泛采用的電子控 制電路。PLL的幾個常見應用包括信號解調、從噪聲信道的信號恢復、輸入頻率的倍數處的 穩定頻率的生成(頻率合成)、以及諸如微處理器之類的數字邏輯電路中的精確定時的時鐘 脈沖的分布。由于單個集成電路可以提供完整的鎖相環建立塊，所以該技術廣泛用在現代 電子設備中。這些電路可以產生從幾分之一赫茲直到許多千兆赫茲的輸出頻率。
[0003] 圖7描繪了被配置為參照較低頻率輸入信號生成較高頻率輸出信號的現有技術 PLL700中的功能單元的布置。PLL700包括相位檢測器/相位頻率檢測器708、低通環濾 波器712、電壓受控振蕩器（VC0) 716和分頻器720。外部頻率生成器產生被應用到相位檢 測器708的輸入的參考輸入信號704。相位檢測器的輸出通過環濾波器712并且經濾波的 輸出操作VC0 716。VC0 716生成輸出信號740,其被傳遞給分頻器720,并且分頻器720的 輸出向相位檢測器708提供反饋。在一些實施例中，相位檢測器708是乘法器電路，其通過 利用參考頻率信號調制反饋信號來將反饋信號下變頻到DC(0Hz)或近乎DC。VC0 716被 調諧到對應于較高頻率諧波的頻率范圍，使得PLL740的輸出是輸入參考信號704的較高 頻率倍數。
[0004] 在其中PLL700生成倍頻輸出的情形中，較高頻率輸出信號740將不對應于較低 頻率輸入信號704。分頻器720接收較高頻率輸出740并且在與相位檢測器708的輸入參 考信號704相同的頻率處生成較低頻率輸出。相位檢測器708標識來自分頻器720的輸出 信號的相位與輸入參考信號704之間的偏差。如果輸入參考信號和反饋信號是鎖相的，則 這兩個信號正交于彼此（以90°分離)。相位檢測器708響應于輸入和輸出信號的相位之間 的任何誤差而生成經校正的輸出信號。因而，PLL電路使用負反饋環來校正輸入參考信號 與輸出信號之間的相位差異。
[0005] 具有寬帶寬的PLL由于VC0而以減小的相位噪聲操作。如本文所使用的，術語"帶 寬"是指對應于PLL電路可以從輸出信號與輸入參考信號的相位中的差異之間的擾動恢復 的速率的頻率。寬帶寬使得PLL電路能夠比具有較窄帶寬的PLL電路更高效地操作，因為 寬帶寬PLL更高效地對來自VC0噪聲的輸出信號中的噪聲進行濾波并且因而對于相同噪聲 性能，可以使用具有較高等級相位噪聲的VC0。較高噪聲的VC0設備還在操作期間消耗比較 低噪聲VC0較少的電力，較低噪聲VC0被要求與較窄帶寬PLL配置一起使用。在PLL中，相 位噪聲VC0是PLL中的顯著電力消費者，通常在超出PLL電力的> 50%，并且需要高電力消 耗以減小獨立VC0的相位噪聲。附加地，寬PLL帶寬減小VC0上拉現象，該現象在接近VC0 頻率的強RF信號(諸如無線電發射器信號）改變VC0頻率時發生。寬PLL帶寬還幫助從一 個頻率到另一頻率非常快速的PLL轉變。
[0006] 具有高帶寬的現有PLL電路設計通常難以以穩定的方式操作。例如，典型的現有 技術PLL的最大理論帶寬是輸入參考頻率的一半，但是實際的PLL實施例必須與窄得多的 頻率帶寬(典型地參考頻率的十分之一）操作，因為來自分頻器的輸出信號不是時間連續的 相位信號而是典型地以離散時間間隔采樣的。例如，如圖9中所示，高頻VCO輸出信號904 在由采樣信號920描繪的較低分頻器的單個周期912期間完成四個周期908A-908D。較低 分頻器在上升沿924和928處采樣，這僅可以有效地標識四個周期之上的信號904的抖動 和其它高頻特性的平均，而不是標識高頻VCO信號904的單獨周期的抖動。用于分割器的 較低頻率采樣頻率920導致較高頻率VCO信號904的混疊，其中關于由于抖動和其它信號 噪聲而引入的相位誤差的信息在反饋信號中丟失。如本領域中所已知的，輸出信號(特別是 高頻輸出信號）的采樣由于來自VCO的輸出信號中的高頻成分而傾向于生成混疊的輸出信 號。由于分割器中的混疊所致的分割器的輸出中的不準確經常累積以產生不穩定的輸出信 號。
[0007] 為了克服帶寬方面的限制，現有技術電路通常包括兩個或更多PLL的串聯以生成 輸出信號。圖8描繪了串聯連接的兩個PLL820和850的配置。在圖8中，第一PLL820具 有大概200kHz的帶寬并且第二PLL850具有大概5MHz的帶寬。然而，要求PLL的串聯增 加了電路設計的復雜性。因此，使得能夠實現具有寬帶寬的單級PLL的穩定操作的PLL的 改進將是有益的。
【發明內容】
[0008] 在一個實施例中，已經研發出以寬帶寬操作的鎖相環（PLL)電路。PLL電路包括： 具有第一輸入和第二輸入的相位檢測器，第一輸入接收具有第一頻率處的預定波形的參考 信號，第二輸入接收反饋信號，相位檢測器被配置為參照參考信號和反饋信號生成控制信 號；具有接收來自相位檢測器的輸出的控制信號的輸入的環濾波器，環濾波器被配置為生 成經濾波的控制信號；具有接收來自環濾波器的經濾波的控制信號的輸入的電壓受控振蕩 器（VCO)，VC0被配置為生成具有對應于參考信號的第一頻率的倍數的第二頻率的輸出信 號；以及具有接收來自VC0的輸出信號的輸入的分割器。分割器包括被配置為存儲對應于 輸入波形的多個離散值的查找表的存儲器，以及在操作上連接到存儲器、分割器的輸入和 分割器的輸出的控制器。控制器被配置為：檢測來自VC0的輸出信號中的多個時鐘邊沿；響 應于每一個所檢測到的時鐘邊沿而選擇多個離散值中的一個，離散值以對應于輸入波形的 預定順序被選擇；以及針對每一個時鐘邊沿，參照每一個所選擇的值來生成反饋信號以用 于相位檢測器的第二輸入。
【附圖說明】
[0009] 圖1是使得能夠實現寬帶寬操作的鎖相環電路的示意圖。
[0010] 圖2是包括數字控制組件的圖1的PLL的實施例的示意圖。
[0011] 圖3是包括模擬控制組件的圖1的PLL的實施例的示意圖。
[0012] 圖4是描繪了基于來自輸出電壓受控振蕩器的每一個時鐘周期來從圖1-圖3的 PLL實施例中的分割器生成輸出信號的圖。
[0013] 圖5是包括圖1-圖3的PLL實施例中的陷波濾波器的環濾波器的圖。
[0014] 圖6是描繪了說明性參考信號波形、反饋信號波形以及用于使電壓受控振蕩器維 持圖1-圖3的PLL實施例中的鎖相的控制信號的一組圖。
[0015] 圖7是現有技術鎖相環電路的示意圖。
[0016] 圖8是現有技術兩級鎖相環電路的示意圖。
[0017] 圖9是描繪了由于現有技術PLL電路中的分割器的減小的采樣頻率所致的現有技 術PLL電路中的混疊效應的圖。
【具體實施方式】
[0018] 出于促進本文所描述的實施例的原理的理解的目的，參照附圖和下文撰寫的說明 書中的描述。參照不意圖限制主題的范圍。描述還包括對所說明的實施例的任何更改和修 改并且進一步包括所描述的實施例的原理的應用，如該文檔所涉及的領域中的技術人員通 常將發現的那樣。
[0019] 圖1是以穩定方式操作的鎖相環（PLL)電路100的圖，其具有等于或大于輸入參 考信號的頻率的頻率帶寬。PLL100包括基于乘法器的相位檢測器108、環濾波器112、電壓 受控振蕩器（VC0)116和分割器120。PLL100接收來自參考信號生成器104的輸入參考信 號，所述參考信號生成器104諸如晶體振蕩器或生成用于PLL100的正弦參考信號的任何 其它信號生成設備。基于乘法器的相位檢測器108包括接收參考信號的兩個輸入和提供負 反饋的分割器