一種鎖相環系統的制作方法
【技術領域】
[0001]本發明涉及電子技術領域，特別是涉及一種鎖相環系統。
【背景技術】
[0002]PLL(鎖相環，phase locked loop)是一種利用反饋控制原理實現的頻率及相位的同步技術，其可以廣泛應用于各類電子設備中，以使得電子設備的電路輸出的時鐘與其外部的參考時鐘同步，當參考時鐘的頻率或相位發生改變時，鎖相環系統會檢測到這種變化，并且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步。
[0003]鎖相環在向電子設備中的應用系統傳遞時鐘信號的過程中，容易出現抖動(jitter)，該jitter可以包括:鎖相環帶來的jitterl和鎖相環與上述應用系統的時鐘傳輸路徑上由于噪音干擾帶來的jitter2 ;鎖相環為一個閉環系統，jitterl存在于鎖相環的環路以內，j i 11er I的大小在設計之初就可以被本領域技術人員知悉，并可以通過自身的環路得以調整和控制；jitter2存在于環路外的時鐘傳遞路徑上，而jitter2的大小是不可預估的，且時鐘傳輸路徑越長，jitter2對時鐘信號的影響越大。
[0004]當上述鎖相環需要向應用系統中的兩個及以上的部件提供同步的時鐘信號時，從鎖相環傳輸出的時鐘信號傳輸至上述部件時，由于在傳輸路徑上會受到jitter2的影響，因此降低了上述各部件之間的時鐘信號的同步率，進而導致上述電子設備間傳輸數據、命令的準確性低。例如，參照圖1，示出了傳統的DDRPHY(芯片存儲器的物理層接口，Double Data Rate physical layer interface)系統的結構示意圖，具體可以包括:鎖相環(PLL) 101、控制器(Controller) 102、命令傳輸接口 (CMDPHY) 103以及數據傳輸接口(DQPHY) 104 ;其中，鎖相環101需要分別向上述控制器102、命令傳輸接口 103以及數據傳輸接口 104傳輸時鐘信號，并需要保證鎖相環101向上述控制器102、命令傳輸接口103以及數據傳輸接口 104傳輸的時鐘信號始終保持同步，以此來保證SOC(片上系統，SystemonChip)與 DRAM (動態隨機存取存儲器，Dynamic Random Access Memory)芯片之間傳輸數據、命令的準確性。
[0005]由于時鐘信號從上述鎖相環101傳輸出來，在傳輸至上述控制器102、命令傳輸接口 103以及數據傳輸接口 104的傳輸路徑中，會受到jitter2的影響，因此，鎖相環101向上述控制器102、命令傳輸接口 103以及數據傳輸接口 104傳輸的時鐘信號會出現不同步的問題，進而使得SOC與DRAM芯片之間傳輸數據、命令的準確性低。
【發明內容】
[0006]本發明實施例所要解決的技術問題是提供一種鎖相環系統，能夠提高上述應用系統各部件接收的時鐘信號的同步率，進而提高電子設備間傳輸數據、命令的準確性。
[0007]為了解決上述問題，本發明公開了一種鎖相環系統，包括:第一級鎖相環和第二級鎖相環；所述第一級鎖相環的輸出端與所述第二級鎖相環的輸入端相連；
[0008]其中，所述第一級鎖相環的輸入端與時鐘相連；
[0009]所述第二級鎖相環包括:數量與應用系統中部件相應的鎖相環；所述鎖相環包括反饋回路，所述鎖相環的輸入端與所述第一級鎖相環的輸出端緊密相鄰，所述鎖相環的輸出端靠近對應部件的輸入端。
[0010]優選的，所述反饋回路為外圍反饋回路，則所述鎖相環還包括:斷開的內部反饋回路，所述內部反饋回路的輸入端、輸出端分別與所述外圍反饋回路的輸入端和輸出端相連。
[0011]優選的，每個鎖相環的輸出端與對應部件的輸入端的距離相同。
[0012]優選的，每個鎖相環的輸入端與所述第一級鎖相環的距離相同。
[0013]優選的，所述第二級鎖相環的數量為3。
[0014]與現有技術相比，本發明實施例包括以下優點:
[0015]本發明實施例提供的鎖相環系統，由于從第一級鎖相環傳輸出的時鐘信號經過第二級鎖相環傳遞至應用系統的部件，因此可知第一級鎖相環至應用系統的部件的時鐘傳輸路徑中有一部分時鐘傳輸路徑包括在上述鎖相環的反饋回路里面，該部分時鐘傳輸路徑不受jitter2的影響；剩下的另一部分路徑即為鎖相環至對應部件的時鐘傳輸路徑，由于鎖相環至對應部件的時鐘傳輸路徑為第一級鎖相環至應用系統的部件的時鐘傳輸路徑的一部分，并且上述第二級鎖相環中鎖相環的輸出端靠近對應部件的輸入端，可知鎖相環至對應部件的時鐘傳輸路徑較短，遠小于第一級鎖相環至應用系統的部件的時鐘傳輸路徑，因此，對比現有的技術方案中受jitter2影響的時鐘傳輸路徑為第一級鎖相環至應用系統的部件的時鐘傳輸路徑，本發明實施例中，受jitter2影響的時鐘傳輸路徑為鎖相環至對應部件的時鐘傳輸路徑，也即，本發明實施例縮短了受jitter2影響的時鐘傳輸路徑，進而能夠降低在時鐘傳輸路徑上的時鐘信號受jitter2的影響，當上述鎖相環系統需要向應用系統中兩個及以上的部件提供同步的時鐘信號時，由于由第二級鎖相環傳輸至上述部件的時鐘信號受到的jitter2的影響較小，因此能夠提高第二級鎖相環向上述應用系統各部件傳輸的時鐘信號的同步率，也即能夠提高上述應用系統各部件接收的時鐘信號的同步率，進而提高了電子設備間傳輸數據、命令的準確性。
【附圖說明】
[0016]圖1是傳統的DDRPHY系統的結構示意圖；
[0017]圖2是本發明提供的一種鎖相環系統實施例一的結構示意圖；
[0018]圖3是本發明提供的一種鎖相環系統實施例二的結構示意圖。
【具體實施方式】
[0019]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明。
[0020]實施例一
[0021]參照圖2，示出了本發明提供的一種鎖相環系統實施例一的結構示意圖，具體可以包括:第一級鎖相環201和第二級鎖相環202 ;其中，上述第一級鎖相環201的輸入端可以與時鐘相連；
[0022]上述第二級鎖相環202具體可以包括:數量與應用系統中部件相應的鎖相環；上述鎖相環具體可以包括反饋回路，上述鎖相環的輸入端可以與上述第一級鎖相環201的輸出端緊密相鄰，上述鎖相環的輸出端可以靠近對應部件的輸入端。
[0023]本發明實施例可以應用于電子設備中，以使得電子設備中的應用系統在傳遞時鐘信號的過程中，減少時鐘信號受到jitter2的影響，進而可以保證電子設備間傳輸數據、命令的準確性。本發明實施例中的應用系統可以為電子設備中的應用系統，應用系統的部件可以為應用系統中需要接收同步的時鐘信號的部件，例如:電子設備SOC芯片上的DDRPHY系統，上述DDRPHY系統中需要接收同步時鐘信號的部件包括:控制器、命令傳輸接口以及數據傳輸接口。
[0024]本發明實施例中，第一級鎖相環201的輸入端可以與時鐘相連，輸出端與上述第二級鎖相環202相連，用以為上述第二級鎖相環202中的鎖相環提供源頭時鐘，也即第一級鎖相環201可以作為上述第二級鎖相環202的參考時鐘；當第二級鎖相環202輸出的時鐘與接收到的第一級鎖相環201輸出的時鐘不同步時，第二級鎖相環202可以通過內部的反饋系統來調節輸出的時鐘信號，直至第二級鎖相環202輸出的時鐘信號與上述第一級鎖相環201輸出的時鐘信號同步。
[0025]本發明實施例中，上述應用系統的部件具體可以為需要接收同步的時鐘信號的部件，第二級鎖相環202中包括的鎖相環的數量可以和上述部件的數量相等，且上述鎖相環與上述部件之間可以為一一對應關系；假設上述應用系統包含η個需要接收同步信號的部件(部件1、部件2.