高速雙模分頻器的制造方法
【專利說明】
【背景技術】
[0001]分頻器用于分割信號的頻率。例如，振蕩器的輸出可以由分頻器分割為相對于振蕩器的輸出頻率更慢的頻率周期的信號。很多高性能計算和/或通信系統以精細分辨率使用片上系統時鐘頻率，例如以10至10Hz的數量級。一般而言，系統時鐘由鎖相環(PLL)產生。用于PLL的參考輸入時鐘一般由固定頻率晶體振蕩器提供。由于固定了參考時鐘的輸入頻率，因此產生更精細系統時鐘頻率的一個方式是選擇更低的參考時鐘頻率，并使用具有盡可能大的分頻比的整數分頻器來分割PLL的輸出時鐘頻率，以產生具有與參考時鐘頻率相同的頻率的反饋時鐘信號。
[0002]然而，使用具有大分頻比的整數分頻器和更低參考時鐘頻率的該方法限制了設計空間。例如，在PLL輸出時鐘中產生更精細的頻率步進成為挑戰。使用具有大分頻比的整數分頻器的方法和裝置還使系統時鐘的分辨率被盡可能最低的參考時鐘頻率限制。
[0003]當PLL的振蕩器的頻率高時，例如可以用于芯片間鏈接的用于高速輸入-輸出(I/O)電路的PLL，設計單模分頻器是不平凡的，更不用說雙模分頻器。
【附圖說明】
[0004]從下文給出的【具體實施方式】，并從本公開的各種實施例的附圖，將更完全理解本公開的實施例，這不應被認為將本公開限制為具體實施例，而僅用于解釋和理解。
[0005]圖1是根據本公開的一個實施例的包括高速雙模分頻器(HSDMD)的時鐘產生單
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[0006]圖2是根據本公開的一個實施例的HSDMD。
[0007]圖3A是根據本公開的一個實施例的用二分割模式的HSDMD的可操作部分。
[0008]圖3B是根據本公開的一個實施例的圖3A的HSDMD的可操作部分的時序圖。
[0009]圖4A是根據本公開的一個實施例的用三分割模式的HSDMD的可操作部分的過渡表。
[0010]圖4B是根據本公開的一個實施例的圖4A的用三分割模式的HSDMD的可操作部分的時序圖。
[0011]圖5A是根據本公開的一個實施例的用于HSDMD的時鐘門控與非門。
[0012]圖5B是根據本公開的另一個實施例的用于HSDMD的時鐘門控與非門。
[0013]圖6是根據本公開的一個實施例的包括具有HSDMD的處理器的智能設備的系統級圖。
【具體實施方式】
[0014]在一個實施例中，可以用小數分頻器產生精細的頻率分辨率。例如，PLL反饋分頻器比可以被動態調制，使得平均PLL分頻器比可以是小數。在一個實施例中，反饋分頻器可以由sigma-delta調制器調制。在一個實施例中，分頻器是高速雙模分頻器(HSDMD)，包括:布置在環中的多個邏輯單元(例如逆變器、時鐘門控與非門和/或或非門)，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元(例如時鐘門控與非門或者時鐘門控或非門)，具有耦合至來自多個邏輯單元的邏輯單元的至少兩個輸出端子的輸入節點。
[0015]在一個實施例中，HSDMD還包括耦合至多個邏輯單元的輸出端子的多個鎖存單元(例如背靠背耦合的逆變器)。在一個實施例中，邏輯單元由互補時鐘信號進行門控，使得連續邏輯單元由交替互補時鐘信號進行門控。例如，第一邏輯單元由時鐘和clock_b信號(clock_b是時鐘的反相)進行門控，并且緊接著耦合至第一邏輯單元的第二邏輯單元由clock_b和時鐘信號進行門控。在一個實施例中，HSDMD可操作來根據控制信號的信號電平用N和/或N+1分割時鐘信號，其中“N”是整數。
[0016]本文討論的實施例得到高速分頻器，因為其簡化的設計，功耗比基于當前模式邏輯(CML)的分頻器低，產生多相時鐘信號，對于輸出時鐘信號產生實質上接近50%的占空比，能夠被用作小數分頻器以及整數分頻器等。本公開的實施例還解決了在高速應用中(例如高速I/O信令中)奇數比分頻器或者雙模分頻器的速度瓶頸。其他技術效果將由本文討論的各種實施例證明。
[0017]本文的術語“占空比”是指信號在該信號的一個周期中邏輯高的時間的量。例如，25%的占空比意味著信號在25%的總周期是邏輯高，在75%的總信號周期是邏輯低。同樣，50%的占空比意味著信號對于總信號周期的一半是邏輯高，對于總信號周期的一半是邏輯低。
[0018]本文的術語“晃動”是指由振蕩器產生的時鐘信號中最小的瞬間晃動。本文的術語“實質上”、“接近”、“約”是指在目標值的+/-20 %內。
[0019]在下面的說明中，討論了大量細節以提供對本公開實施例的更徹底的解釋。然而對于本領域的技術人員明顯的是，可以實踐本公開的實施例而不用這些具體的細節。在其他實例中，周知的構造和設備以框圖形式，而非以細節示出，以避免使本公開的實施例模糊。
[0020]要注意的是，在實施例的對應的附圖中，信號由線代表。一些線可以更粗，以表明多成分信號路徑；和/或在一個以上的端部具有箭頭，以表明主要的信息流動方向。該指示不意圖是限制性的。相反，線與一個或多個示例性實施例連接使用，以便于更容易理解電路或者邏輯單元。由設計需要或者偏好所指示的任何代表的信號可以實際上包括可以在任一方向行進的一個或多個信號，并可以用任何適當類型的信號方案來實現。
[0021]遍及說明書和權利要求中，術語“連接”意味著連接的事物之間的直接的電連接，而沒有任何中間設備。術語“耦合”意味著要么在連接的事物之間的直接的電連接，要么通過一個或多個無源或者有源中間設備間接連接。術語“電路”意味著被布置為彼此合作以提供期望的功能的一個或多個無源和/或有源部件。術語“信號”意味著至少一個電流信號、電壓信號或者數據/時鐘信號。“所述”的意思包括復數。“在……中”的意思包括“在……中”和“在……上”。
[0022]如本文使用的那樣，除非明確指明，否則使用序數形容詞“第一”、“第二”、以及“第三”等來說明常見對象僅僅表明相似對象的不同實例被提及，并非意圖暗指這樣說明的對象必須是給定的序列，無論時間上、空間上，以排名或者以任何其他方式。
[0023]出于本文描述的實施例的目的，晶體管是金屬氧化物半導體(MOS)晶體管，其包括漏極、源極、柵極和基端(bulk terminal) 0源極和漏極端子可以是相同的端子，并且本文中是互換使用的。本領域的技術人員應當理解的是可以使用其他晶體管，例如雙極晶體管——BJT PNP/NPN、BiCMOS、CMOS、eFET等，而沒有脫離本公開的范圍。本文的術語“麗”表明N型晶體管(例如NMOS、NPN BJT等)，并且術語“MP”表明P型晶體管(例如PM0S、PNP BJT 等)。
[0024]圖1是根據本公開的一個實施例的包括HSDMD 104的時鐘產生單元100。在一個實施例中，時鐘產生單元100包括相位檢測器101、環路濾波器102、振蕩器103、以及HSDMD104和/或可編程“M”分頻器109，其中“M”是整數。在一個實施例中，可編程分頻器109可操作來與HSDMD104組合，以實現更廣范圍的頻率可編程性。在一個實施例中，可編程“M”分頻器109耦合至相位檢測器101和HSDMD 104。HSDMD 104示出為PLL的部分，但其也可以置于PLL外。
[0025]在一個實施例中，時鐘產生單元100是數字鎖相環(DPLL)。在一個實施例中，時鐘產生單元100是混合信號PLL，例如自偏置PLL。在其他實施例中，可以使用帶有本文說明的HSDMD 104的實施例的其他架構的PLL。為了不使實施例模糊，時鐘產生單元100的其他部件沒有詳細公開。相位檢測器101接收參考時鐘，并與由HSDMD 104產生的反饋時鐘106比較，以確定振蕩器103與其先前的震蕩速度相比是否應該更快或者更慢運行。參考時鐘信號可以由時鐘晶體震蕩或者任何其他時鐘信號源產生。
[0026]相位檢測器101產生上/下(up/dn)信號，指示出參考時鐘與反饋時鐘106的相位(或者頻率)差異。up/dn信號然后被環路濾波器102濾波。在一個實施例中，環路濾波器102是具有電荷栗和濾波器部件的模擬環路濾波器。在另一個實施例中，環路濾波器102是產生數字濾波代碼以控制振蕩器的數字環路濾波器。環路濾波器102的輸出是由振蕩器103接收的控制信號，其中所述控制信號被用于調整輸出時鐘信號的震蕩頻率。
[0027]在一個實施例中，振蕩器103是電壓控制振蕩器(VCO)，而來自環路濾波器的控制信號是控制VCO 103的震蕩頻率的模擬電壓。在另一個實施例中，振蕩器103是數字控制振蕩器(DCO)，而來自環路濾波器的控制信號是調整DCO 103的震蕩頻率的數字碼。
[0028]在一個實施例中，HSDMD 104從振蕩器103接收時鐘信號105，并根據分頻器比107產生反饋時鐘信號106。在一個實施例中，分頻器比107至少是整數和/或小數分頻器比中的一個。在一個實施例中，HSDMD 104接收從時鐘信號105導出的互補時鐘