解碼轉壓裝置及應用所述解碼轉壓裝置的數字模擬轉換器的制造方法
【技術領域】
[0001]本發明涉及電壓轉換及數字模擬轉換技術領域，尤其涉及一種解碼轉壓裝置及應用所述解碼轉壓裝置的數字模擬轉換器。
【背景技術】
[0002]電壓轉換電路通常是用來將低電壓的控制信號轉換為高電壓的控制信號，例如:應用在液晶顯示器時，通常需要將數字控制信號由低電壓轉換成高電壓，用以驅動薄膜晶體管，故需要通過電壓轉換電路來完成對應操作。
[0003]圖1為現有解碼轉壓裝置100的示意圖，當數據A[1:0]傳入時，其高電位及低電位分別為VCC及VSS，經過解碼器110后，分別產生解碼信號SO?S3，其中解碼信號SO?S3的高電位及低電位仍為VCC及VSS。再經過四個轉壓器(Level Shifter, LS) 120，分別產生轉壓解碼信號SOH?S3H，此時解碼信號SOH?S3H的高電位及低電位仍為VDDA及VSS。
[0004]圖2為所述現有解碼轉壓裝置100的部分電路圖。由圖2的電路可知，所述解碼器至少需要四組解碼電路210分別解出解碼信號SO?S3，一組解碼電路至少由四個晶體管組成，以及，一轉壓器(LS) 120至少由四個晶體管組成，此還不包含反相器所需的晶體管，因此現有解碼轉壓裝置100至少包含44個晶體管，其中，四個轉壓器(LS) 120包含16個晶體管，四組解碼電路210包含16個晶體管，四個反相器(inverter)包含12個晶體管。因此現有技術經由解碼器110再到轉壓器(LS) 120，除了增加布局面積之外，也增加功率消耗。因此，現有解碼轉壓裝置仍存在改善的空間。
【發明內容】
[0005]有鑒于此，本發明提供一解碼轉壓裝置及應用所述解碼轉壓裝置之數字模擬轉換器，可大幅減少所使用的晶體管數目，減少電路所占晶圓的面積，而達到降低成本及減少功耗的功能。
[0006]本發明提供一種解碼轉壓裝置，包含:
[0007]第一解碼轉壓器，具有第一輸入端至第四輸入端、第一輸出端、第二輸出端、第一致能端、第二致能端、第一重置輸入端、及第二重置輸入端，所述第一輸入端至所述第四輸入端分別接收第一信號、第一反相信號、第二信號、及第二反相信號。
[0008]第二解碼轉壓器，具有第五至第八輸入端、第三輸出端、第四輸出端、第三致能端、及四致能端，第三重置輸入端、及第四重置輸入端，所述第五輸入端至第八輸入端分別接收所述第一信號、所述第一反相信號、所述第二信號、及所述第二反相信號。
[0009]所述第一致能端連接至所述第四輸出端，所述第二致能端連接至所述第三輸出端，所述第三致能端連接至所述第二輸出端，所述第四致能端連接至所述第一輸出端，所述第一重置輸入端和第三重置輸入端接收重置信號，所述第二重置輸入端和第四重置輸入端接收重置反相信號。
[0010]本發明還提供一種應用解碼轉壓裝置的數字模擬轉換器，將一 2Xn位的輸入數據轉換成一模擬輸出信號，η為正整數，包含:
[0011]拴鎖器裝置，接收并拴鎖所述2Χη位的輸入數據，以產生一 2Χη位的拴鎖數據；
[0012]η個解碼轉壓裝置，連接至所述拴鎖裝置，所述η個解碼轉壓裝置分別接收2 X η位的拴鎖數據中的2位的拴鎖數據，用以產生第一控制信號至第四控制信號；以及
[0013]一電壓選擇裝置，具有η層選擇器組；
[0014]第j組的第一至第四控制信號控制所述η層選擇器組中的第j層選擇器組的選擇器，當中j為正整數的索引值。
[0015]本發明技術相較于現有解碼轉壓裝置或是數字至模擬轉裝置，均可大幅減少晶體管數目，減少電路所占晶圓的面積，而達成降低成本及減少功耗的功能。
【附圖說明】
[0016]圖1為現有解碼轉壓裝置的示意圖。
[0017]圖2為現有解碼轉壓裝置的部分電路圖。。
[0018]圖3為本發明一種解碼轉壓裝置的系統方塊圖。
[0019]圖4為本發明解碼轉壓器的電路圖。。
[0020]圖5為本發明種解碼轉壓裝置的仿真示意圖。
[0021]圖6為現有6位數字至模擬轉裝置的電路圖。
[0022]圖7為本發明一種應用解碼轉壓裝置的數字模擬轉換器的方塊圖。
[0023]圖8A為本發明電壓選擇裝置的電路示意圖。
[0024]圖8B為本發明電壓選擇裝置的電路圖。
[0025]【符號說明】
[0026]解碼轉壓裝置100 解碼器110
[0027]轉壓器120解碼電路210
[0028]解碼轉壓裝置300
[0029]第一解碼轉壓器310第二解碼轉壓器320
[0030]第一反相器330 第二反相器340
[0031]拴鎖器410第一輸入區塊420
[0032]第二輸入區塊430
[0033]6位數字至模擬轉裝置600
[0034]拴鎖裝置610轉壓器620
[0035]反相器630電壓選擇裝置640
[0036]應用解碼轉壓裝置的數字模擬轉換器700
[0037]拴鎖裝置710電壓選擇裝置730
[0038]解碼轉壓裝置300，301, 302, 303
[0039]選擇器組810，810-1，810-2，810-3，810-1, 810-j, 810_n
【具體實施方式】
[0040]圖3為本發明一種解碼轉壓裝置300的系統方塊圖，其包含第一解碼轉壓器310及第二解碼轉壓器320、第一反相器330及第二反相器340。所述第一解碼轉壓器310具有第一至第四輸入端(IN1、IN2、IN3、IN4)、第一輸出端(OUTlB)、第二輸出端(0UT2B)、第一致能端(ENl)、第二致能端(EN2)、第一重置輸入端(Rstl)、及第二重置輸入端(RstlB)，所述第一至第四輸入端(IN1、IN2、IN3、IN4)分別接收第一信號(Al)、第一反相信號(AlB)、第二信號(A2)、及第二反相信號A2B)。所述第二解碼轉壓器320具有第五至第八輸入端(IN5、IN6、IN7、IN8)、第三輸出端(0UT3B)、第四輸出端(0UT4B)、第三致能端(EN3)、及第四致能端(EN4)，第三重置輸入端(Rst2)、及第四重置輸入端(Rst2B)，所述第五至第八輸入端(IN5、IN6、IN7、IN8)分別接收所述第一信號(Al)、第一反相信號(AlB)、所述第二信號(A2)、及第二反相信號(A2B)。其中，所述第一致能端(ENl)連接至所述第四輸出端(0UT4B)，所述第二致能端(EN2)連接至所述第三輸出端(0UT3B)，所述第三致能端(EN3)連接至所述第二輸出端(0UT2B)，所述第四致能端(EN4)連接至所述第一輸出端(0UT4B)。
[0041]所述第一解碼轉壓器310與所述第二解碼轉壓器320具有相同架構。
[0042]圖4為本發明解碼轉壓器的電路圖。如圖4所示，所述第一解碼轉壓器310包含拴鎖器410、第一輸入區塊420、第二輸入區塊430、及第一至第四切換器(SW1、SW2、SW3、SW4)。所述第一輸入區塊經所述第一切換器和第二切換器耦接所述拴鎖器，所述第二輸入區塊連接所述第一所述第二輸入區塊經所述第三切換器和第四切換器耦接所述拴鎖器，所述第一至第二切換器由重置信號控制其導通/斷開，所述第三至第四切換器由重置反相信號控制其導通/斷開。
[0043]所述拴鎖器包含第一 PMOS晶體管(MPl)、一第二 PMOS晶體管(MP2)。所述第一輸入區塊420包含第一至第四NMOS晶體管(MNl、麗2、麗3、MN4)。所述第二輸入區塊包含第三至第六 PMOS 晶體管(MP3、MP4、MP5、MP6)。
[0044]所述第一PMOS晶體管(MPl)的源極(S)連接至一高電壓(VDDA)，其柵極(g)連接至所述第一輸出端(OUTlB)，其漏極⑷連接至所述第二 PMOS晶體管(MP2)的柵極(g)，所述第二PMOS晶體管(MP2)的源極(s)連接至所述高電壓(VDDA)，其漏極(d)連接至所述第一 PMOS晶體管(MPl)的柵極(g)。
[0045]所述第一切換器(SWl)的第一端(a)連接至所述第一 PMOS晶體管(MPl)的漏極(d)，其第二端(b)連接至所述第三NMOS晶體管(MN3)的漏極(d)，其控制端(c)接收一重置信號(Reset)。所述第二切換器(SW2)的第一端(a)連接至所述第二 PMOS晶體管(MP2)的漏極(d)，其第二端(b)連接至所述第四NMOS晶體管(MN4)的漏極(d)，其控制端(c)接收所述重置信號(Reset)。
[0046]所述第三NMOS晶體管(MN3)的柵極(g)接收所述第二信號(A2)，其源極(S)連接至所述第一 NMOS晶體管(MNl)的漏極(d)，第一 NMOS晶體管(MNl)的柵極(g)接收所述第一信號(Al)，其源極(s)連接至一低電位(VSS)。
[0047]第四NMOS晶體管(MN4)的柵極(g)接收所述第二信號的反相信號(A2B)，其源極(s)連接至所述第二 NMOS晶體管(MN2)的漏極(d)，第二 NMOS晶體管(MN2)的柵極(g)接收所述第一信號的反相信號(AlB)，其源極(s)連接至所述低電位(VSS)。
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