一種提高adc采樣精度的電路結構及方法
【技術領域】
[0001]本發明屬于集成電路技術領域，涉及一種提高ADC采樣精度的電路結構及方法。
【背景技術】
[0002]模數轉換器(ADC)目前在各個領域有著廣泛的運用。模數轉換器作為常用的電子裝置，其作用是將模擬電路中的采集量進行轉換并發送至數字電路的處理器中進行處理與分析，其工作原理是將模擬電壓與數字信號進行對應，根據采集電壓與參考電壓基準的差值關系，以確定對應的數字量，ADC精度的提高是ADC研究中的重點，有很多研究集中在ADC本身的結構創新和算法創新，也有部分研究著力于ADC外部電路的創新來提高其精度。對于一款ADC，當采樣點幅值越接近于參考電壓的時候，相對誤差較小，但是采樣點幅值遠小于參考電壓的時候，相對誤差會越來越大。如果輸入信號是一正弦信號，從最高點到最低點期間采樣點幅值在慢慢變小，相對誤差有變大的趨勢，如何通過外部電路創新有效的改善這一問題來提高ADC的精度，有著較大的研究意義和運用價值。
【發明內容】
[0003]本發明的目的在于克服上述現有技術的缺點，提供了一種提高ADC采樣精度的電路結構及方法，該裝置及方法能夠提高ADC采樣精度。
[0004]為達到上述目的，本發明所述的提高ADC采樣精度的電路結構，其特征在于，包括信號輸入端、1dB衰減模塊、二選一控制開關、ADC、第一 20dB增益模塊、第二 20dB增益模塊、第三20dB增益模塊、四選一控制開關及FPGA ;
[0005]信號輸入端與1dB衰減模塊的輸入端及二選一控制開關的第一個輸入端相連接，1dB衰減模塊的輸出端與二選一控制開關的第二個輸入端相連接，二選一控制開關的輸出端與第一 20dB增益模塊的輸入端及四選一控制開關的第一個輸入端相連接，第一20dB增益模塊的輸出端與第二 20dB增益模塊的輸入端及四選一控制開關的第二個輸入端相連接，第二 20dB增益模塊的輸出端與四選一控制開關的第三個輸入端及第三20dB增益模塊的輸入端相連接，第三20dB增益模塊的輸出端與四選一控制開關的第四個輸入端相連接，四選一控制開關的輸出端與ADC的輸入端相連接，ADC的輸出端與FPGA的輸入端相連接，FPGA的輸出端與二選一控制開關的控制信號輸入端及四選一控制開關的控制信號輸入端相連接。
[0006]FPGA通過控制二選一控制開關及四選一控制開關使原始信號產生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB總共8個檔位的增益。
[0007]FPGA的輸出端還連接有存儲器。
[0008]本發明所述的提高ADC采樣精度的方法包括以下步驟:
[0009]I)初始化FPGA，FPGA控制二選一控制開關及四選一控制開關，使四選一控制開關輸出第一個采樣點采集的原始信號，ADC獲取第一個采樣點采集的原始信號，并將所述第一個采樣點采集的原始信號轉發至FPGA中，FPGA輸出所述第一個采樣點采集的原始信號，并獲取第一個采樣采集點的原始信號的幅值；
[0010]2)設ADC的參考電壓范圍為-Vref?Vrefj^ADC的參考電壓范圍劃分為八個數據區間，八個數據區間分別對應八個8個檔位的增益；
[0011]3)在當前采樣點采集原始信號的過程中，FPGA判斷上一個采樣點采集的原始信號的幅值所屬的數據區間，并根據上一個采樣點采集的原始信號的幅值所屬數據區間對應檔位的增益產生第一控制信號及第二控制信號，二選一控制開關及四選一控制開關根據所述第一控制信號及第二控制信號使二選一控制開關及四選一控制開關對原始信號的增益為上一個采樣點采集的原始信號的幅值對應檔位的增益，當前采樣點采集的原始信號經二選一控制開關、四選一控制開關及ADC后輸入至FPGA中，FPGA將接收到的信號還原為當前采樣點采集的原始信號，并輸出所述當前采樣點采集的原始信號，同時獲取當前采樣點采集的原始信號的幅值；
[0012]4)重復步驟3)，直至所述信號采集完成為止。
[0013]所述八個數據區間依次為V < -Vref或V > Vref、-Vref ^ V < -0.3Vref或0.3Vref < V 彡 Vref、-0.3Vref 彡 V < -0.1Vref 或 0.1Vref < V 彡 0.3Vref、_0.1Vref 彡 V
<-0.03Vref 或 0.03Vref < V ^ 0.1Vref^ -0.03Vref ^ V < -0.0lVref或 0.0lVref < V 彡 0.03Vref^ -0.0lVref 彡 V < -0.003Vref 或 0.003Vref
<V ^ 0.0lVref、-0.003Vref ^ V < -0.0OlVref 或 0.0OlVref < V ^ 0.003Vref、以及-0.0OlVref ^ V < -0.0003Vref 或 0.0003Vref < V ^ 0.0OlVref0
[0014]ADC的采樣率為24.8M。
[0015]本發明具有以下有益效果:
[0016]本發明所述的提高ADC采樣精度的電路結構及方法在采樣的過程中，信號輸入端分為兩路，其中，一路直接進入到二選一控制開關中，另一路經1dB衰減模塊進入到二選一控制開關中，可以先進行原始信號的1dB衰減，增加了 ADC的采集范圍，然后結合后面的3個20dB增益模塊，從而實現原始信號的八個檔位可選增益控制，在ADC采集信號的過程中，本發明通過FPGA根據上一個采樣點采集的原始信號的幅值調節增益的檔位，使四選一控制開關輸出的信號的幅值保持在ADC理想采樣區間，從而有效的提高ADC的采樣精度，同時有效的促進低位高速ADC的有效使用，然后再經過FPGA將處理后的信號還原為原始信號，并輸出所述原始信號，實現原始信號的采樣。
【附圖說明】
[0017]圖1為本發明的電路原理圖；
[0018]圖2為本發明中控制流程圖。
[0019]其中，I為1dB衰減模塊、2為二選一控制開關、3為第一 20dB增益模塊、4為第二20dB增益模塊、5為第三20dB增益模塊、6為四選一控制開關、7為ADC、8為FPGA、9為存儲器。
【具體實施方式】
[0020]下面結合附圖對本發明做進一步詳細描述:
[0021]參考圖1，本發明所述的提高ADC采樣精度的電路結構包括信號輸入端、1dB衰減模塊1、二選一控制開關2、ADC7、第一 20dB增益模塊3、第二 20dB增益模塊4、第三20dB增益模塊5、四選一控制開關6及FPGA8 ;信號輸入端與1dB衰減模塊I的輸入端及二選一控制開關2的第一個輸入端相連接，1dB衰減模塊I的輸出端與二選一控制開關2的第二個輸入端相連接，二選一控制開關2的輸出端與第一 20dB增益模塊3的輸入端及四選一控制開關6的第一個輸入端相連接，第一 20dB增益模塊3的輸出端與第二 20dB增益模塊4的輸入端及四選一控制開關6的第二個輸入端相連接，第二 20dB增益模塊4的輸出端與四選一控制開關6的第三個輸入端及第三20dB增益模塊5的輸入端相連接，第三20dB增益模塊5的輸出端與四選一控制開關6的第四個輸入端相連接，四選一控制開關6的輸出端與ADC7的輸入端相連接，ADC7的輸出端與FPGA8的輸入端相連接，FPGA8的輸出端與二選一控制開關2的控制信號輸入端及四選一控制開關6的控制信號輸入端相連接。
[0022]需要說明的是，FPGA8通過控制二選一控制開關2及四選一控制開關6使原始信號產生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB 以及 60dB 總共 8 個檔位的增益，FPGA8 的輸出端還連接有存儲器9。
[0023]參考圖2，本發明所述的提高ADC采樣精度的方法包括以下步驟:
[0024]I)初始化FPGA8，FPGA8控制二選一控制開關2及四選一控制開關6，使四選一控制開關6輸出第一個采樣點采集的原始信號，ADC7獲取第一個采樣點采集的原始信號，并將所述第一個采樣點采集的原始信號轉發至FPGA8中，FPGA8輸出所述第一個采樣點采集的原始信號，并獲取第一個采樣采集點的原始信號的幅值；
[0025]2)設ADC7的參考電壓范圍為-Vref?Vref，將ADC7的參考電壓范圍劃分為八個數據區間，八個數據區間分別對應八個8個檔位的增益；
[0026]3)在當前采樣點采集原始信號的過程中，FPG