內部整合電路接口裝置及其信號產生方法
【技術領域】
[0001]本發明是有關于一種串列通訊總線，且特別是有關于一種內部整合電路接口裝置及其信號產生方法。
【背景技術】
[0002]隨著半導體制程技術的進步，現有的電子裝置已可以穩定的在高頻率的時脈信號的配合下進行操作。相對應的，在電子裝置間的數據傳輸動作中，為了有效節省電子裝置間數據傳輸導線的布線面積，所謂的串列的數據傳輸接口逐漸成為一種趨勢。其中，內部整合電路(Inter-1ntegrated circuit ；I2C)即為一種常用的串列數據傳輸接口。
[0003]內部整合電路是一種使用多主從架構的串列通訊總線，特性是使用雙向開放漏極(Open Drain)架構的緩沖器以透過數據線與時脈線來進行數據的傳收。現有的內部整合電路設置有拉升電阻用來拉升數據線或時脈線上電壓電位，但既有的內部整合電路拉升電壓電位的時間慢，在內部整合電路進行標準模式(Standard-mode)或快速傳輸模式(Fastmode)時，會因數據線與時脈線中至少其中之一的信號轉態不夠快，從而影響到信號傳輸的穩定度或無法提升速率，并進而降低所屬系統的整體效益。而高速傳輸模式(HS mode)雖能達到高速率，卻需要額外特殊的電能開銷。
【發明內容】
[0004]本發明提供一種內部整合電路接口裝置及其信號產生方法，其可提升內部整合電路接口信號傳輸的準確度。
[0005]本發明的內部整合電路接口裝置包括邏輯信號產生電路以及拉高電路。邏輯信號產生電路產生第一邏輯信號以及第二邏輯信號，其中第一邏輯信號由第一邏輯電位轉態至第二邏輯電位的第一轉態時間點與第二邏輯信號由第一邏輯電位轉態至第二邏輯電位的第二轉態時間點具有時間差。拉高電路耦接數據線以及時脈線，拉高電路在第一轉態時間點以及第二轉態時間點間提供第一驅動電流以拉高數據線及時脈線的其中之一的一第一選中信號線的電壓電位，并在第二轉態時間點后提供第二驅動電流以維持第一選中信號線的電壓電位，其中第一驅動電流大于第二驅動電流。
[0006]在本發明的一實施例中，上述第一選中信號線為時脈線時，第一邏輯信號具有周期性產生的多數個第一轉態點。
[0007]在本發明的一實施例中，上述第一選中信號線為數據線時，第一邏輯信號的第一轉態點依據一被傳送數據而產生。
[0008]在本發明的一實施例中，其中第一邏輯電位為邏輯低電位，第二邏輯電位為邏輯高電位。
[0009]在本發明的一實施例中，上述拉高電路包括第一電流源、開關以及第二電流源。第一電流源提供第一驅動電流。開關耦接在第一選中信號線以及第一電流源間，開關在第一轉態時間點及第二轉態時間點間被導通。第二電流源耦接第一選中信號線并提供第二驅動電流至第一選中信號線。
[0010]在本發明的一實施例中，上述邏輯信號產生電路更產生控制信號，所述控制信號在第一轉態時間點及第二轉態時間點間具有一脈波，邏輯信號產生電路提供控制信號至開關以控制開關被導通或斷開。
[0011]在本發明的一實施例中，第一電流源包括第一電阻，串接在參考電壓以及開關間，第二電流源包括第二電阻，串接在參考電壓以及第一選中信號線間，其中第一電阻的電阻值小于第二電阻的電阻值。
[0012]在本發明的一實施例中，邏輯信號產生電路更產生第三邏輯信號以及第四邏輯信號，其中第三邏輯信號由第一邏輯電位轉態至第二邏輯電位的第三轉態時間點與第四邏輯信號由第一邏輯電位轉態至第二邏輯電位的第四轉態時間點具有時間差，拉高電路在第三轉態時間點以及第四轉態時間點間提供第三驅動電流以拉高數據線及時脈線的其中的另一的第二選中信號線的電壓電位，并在第四轉態時間點后提供第四驅動電流以維持第二選中信號線的電壓電位，其中，第三驅動電流大于第四驅動電流。
[0013]本發明實施例提供一種內部整合電路接口的信號產生方法，包括，產生第一邏輯信號以及第二邏輯信號，其中第一邏輯信號由第一邏輯電位轉態至第二邏輯電位的第一轉態時間點與第二邏輯信號由第一邏輯電位轉態至第二邏輯電位的第二轉態時間點具有時間差。在第一轉態時間點以及第二轉態時間點間提供第一驅動電流以拉高數據線及時脈線的其中之一的第一選中信號線的電壓電位。在第二轉態時間點后提供第二驅動電流以維持第一選中信號線的電壓電位。其中，第一驅動電流大于第二驅動電流。
[0014]綜上所述，本發明提供一種內部整合電路接口裝置及其信號產生方法。所述內部整合電路接口裝置的拉高電路在不同的時間點間提供對應的驅動電流，在需要拉高選中信號線的電壓電位時提供大于第二驅動電流的第一驅動電流，使選中信號線的電壓電位能被快速拉高。當電壓電位已拉高，只需維持選中信號線的電壓電位時，則提供第二驅動電流，使選中信號線的電壓電位可被穩定維持。從而，可增加內部整合電路接口信號傳輸的準確度。
[0015]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0016]圖1是本發明一實施例的內部整合電路接口裝置的示意圖。
[0017]圖2是本發明一實施例的內部整合電路接口裝置的時序圖。
[0018]圖3是本發明另一實施例的內部整合電路接口裝置的示意圖。
[0019]圖4是本發明另一實施例的內部整合電路接口裝置的示意圖。
[0020]圖5是本發明另一實施例的內部整合電路接口裝置的示意圖。
[0021]圖6是本發明另一實施例的內部整合電路接口裝置的時序圖。
[0022]圖7是本發明一實施例的內部整合電路接口的信號產生方法的流程圖。
[0023]附圖標記說明
[0024]110、410:邏輯信號產生電路
[0025]120:拉高電路
[0026]121:第一電流源
[0027]123:第二電流源
[0028]125:第二電流源
[0029]127:第四電流源
[0030]130、140:下拉電路
[0031]TR1、TR2:晶體管
[0032]I1:第一驅動電流
[0033]12:第二驅動電流
[0034]13:第三驅動電流
[0035]14:第四驅動電流
[0036]0UT_1、0EJ_1、0UT_2、0EJ_2:邏輯信號
[0037]PULSE_1:脈波
[0038]Rl:第一電阻
[0039]R2:第二電阻
[0040]R3:第三電阻
[0041]R4:第四電阻
[0042]S710、S720、S730:步驟
[0043]SCL:信號線
[0044]SDA:數據線
[0045]SRPULL_1:控制信號
[0046]SW1、SW2:開關
[0047]Tl:第一轉態時間點
[0048]T2、T5:時間點
[0049]Τ3:第二轉態時間點
[0050]Τ4:第三轉態時間點
[0051]Τ6:第四轉態時間點
[0052]Vref:參考電壓
【具體實施方式】
[0053]現將詳細參考本發明的較佳實施例，在附圖中說明所述較佳實施例的實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。
[0054]請參照圖1，圖1是本發明一實施例的內部整合電路接口裝置的示意圖。內部整合電路接口裝置