用于擴展信號比較電壓范圍的電路和方法
【專利說明】用于擴展信號比較電壓范圍的電路和方法
[0001]根據35U.S.C.§ 119的優先權要求
[0002]本申請要求2013年3月12日提交的美國專利申請序列號13/797，645的權益，其通過引用整體納入于此。
[0003]領域
[0004]本公開一般涉及比較電路。
[0005]相關技術描述
[0006]技術進步已產生越來越小且越來越強大的計算設備。例如，當前存在各種各樣的便攜式個人計算設備，包括較小、輕量且易于由用戶攜帶的無線計算設備，諸如便攜式無線電話、個人數字助理(PDA)以及尋呼設備。更具體地，便攜式無線電話(諸如蜂窩電話和網際協議(IP)電話)可通過無線網絡來傳達語音和數據分組。此外，許多此類無線電話包括被納入于其中的其他類型的設備。例如，無線電話還可包括數碼相機、數碼攝像機、數字記錄器以及音頻文件播放器。同樣，此類無線電話可處理可執行指令，包括可被用于訪問因特網的軟件應用，諸如web瀏覽器應用。如此，這些無線電話可包括顯著的計算能力。
[0007]電子設備(諸如無線電話)中使用的供電電壓(Vdd) —般隨技術進步而降低。然而，在互補金屬氧化物半導體(CMOS)器件中使用的晶體管(諸如場效應晶體管(FET))的閾值電壓未曾如供電電壓的降低一樣快地降低。降低電源電壓(Vdd)而不成比例降低晶體管閾值電壓上沒有成比例的降低的一個結果是比較電路(例如，比較器)的性能降低。例如，比較器可以通過向第一晶體管的柵極提供第一輸入信號并向第二晶體管的柵極提供第二輸入信號來生成兩個共模輸入信號之間的比較結果。這些共模輸入信號之間的電壓差可以導致通過相應晶體管的電流差，從而使得能夠實現對耦合至各晶體管的預充電節點的不同速率的放電。然而，當共模輸入信號(例如，第一和第二輸入信號)的電壓是比較器的電壓范圍(例如，Vdd-Vss)的大約一半時，共模輸入信號的電壓可能會小于該比較器的晶體管的閾值電壓，結果導致在比較操作和延展了的比較時間期間通過這些晶體管的電流顯著減小。
[0008]概述
[0009]公開了用于擴展比較電路的電壓范圍的電路和方法。比較器可以通過向第一晶體管的柵極提供第一輸入信號并向第二晶體管的柵極提供第二輸入信號來生成兩個共模輸入信號之間的比較結果。比較器的負端可以耦合至動態節點。在復位階段期間，受時鐘控制電路可將該動態節點的電壓移位至地(Vss)。在比較階段期間，受時鐘控制電路可將該動態節點的電壓移位至小于地(Vss)的電壓(即，將該動態節點的電壓移位至負電壓)以擴展該比較器的電壓范圍。
[0010]在特定實施例中，一種電路包括鎖存電路和響應于共模輸入信號的比較器。該比較器耦合至該鎖存電路和動態節點。該電路還包括耦合至該動態節點的受時鐘控制升壓電路。此受時鐘控制升壓電路被配置成經由偏置該動態節點來擴展該比較器的供電電壓范圍。
[0011 ] 在另一特定實施例中，一種電路包括鎖存電路和響應于共模輸入信號的比較器。該比較器耦合至該鎖存電路和動態節點。該電路還包括受時鐘控制電路，其包括耦合至該動態節點的電容器。該電容器響應于時鐘信號而被選擇性地充電并且該電容器選擇性地偏置該動態節點。
[0012]在另一特定實施例中，一種用于擴展信號比較電壓范圍的方法包括響應于時鐘信號來選擇性地移位動態電路的接地參考或該動態電路的電源參考之一的電壓電平。
[0013]與未耦合至負電壓接地參考的比較器相比，由所公開的實施例中的至少一個實施例提供的一個特定優勢是比較器的經擴展范圍，這是因選擇性地降低比較器的負端的電壓以至少部分地補償該比較器的降低的供電電壓所結果得到的。本公開的其他方面、優點和特征將在閱讀了整個申請后變得明了，整個申請包括下述章節:附圖簡述、詳細描述以及權利要求。
[0014]附圖簡述
[0015]圖1是能操作用于擴展比較電路的電壓范圍的系統的特定解說性實施例的框圖；
[0016]圖2是解說圖1的系統的特定實施例的復位階段的示圖；
[0017]圖3是解說圖1的系統的特定實施例的比較階段的示圖；
[0018]圖4是能操作用于擴展比較電路的電壓范圍的電路的特定解說性實施例的示圖；
[0019]圖5是擴展比較電路的電壓范圍的方法的特定實施例的流程圖；以及
[0020]圖6是包括能操作用于擴展比較電路的電壓范圍的組件的無線設備的框圖。
[0021]詳細描述
[0022]參照圖1，示出了能操作用于擴展比較電路的電壓范圍的系統100的特定解說性實施例。系統100包括鎖存電路102、動態電路114和受時鐘控制電路106。動態電路114包括比較電路，其被解說為比較器104。鎖存電路102被耦合以接收來自比較器104的比較輸出信號110。受時鐘控制電路106經由動態節點108耦合至比較器104。
[0023]比較器104被配置成接收并響應于共模輸入信號對112 (例如，差分信號對)。例如，比較器104被配置成在第一輸入端處接收第一輸入信號(Vin+)以及在第二輸入端處接收第二輸入信號(Vin-)。在特定實施例中，第一輸入端可耦合至比較器104的第一晶體管的柵極并且第二輸入端可耦合至比較器104的第二晶體管的柵極，如關于圖2進一步詳細描述的。第一和第二晶體管的漏極端可被耦合以基于第一輸入信號(Vin+)和第二輸入信號(Vin-)來生成比較輸出信號110。比較器104的第一和第二晶體管的源極端可被耦合至動態節點108。在特定實施例中，動態節點108可以提供比較器104的接地參考。
[0024]鎖存電路102被配置成接收比較輸出信號110并響應于預充電節點降落至閾值以下而鎖存比較輸出信號110。例如，如關于圖2-3的實施例進一步詳細描述的，比較輸出信號110可影響預充電節點對(即，第一預充電節點和第二預充電節點)的放電速率。當第一輸入信號(Vin+)具有大于第二輸入信號(Vin-)的電壓電平時，第一預充電節點可以大于第二預充電節點的速率來放電。當第二輸入信號(Vin-)具有大于第一輸入信號(Vin+)的電壓電平時，第二預充電節點可以大于第一預充電節點的速率來放電。
[0025]受時鐘控制電路106被配置成接收時鐘信號(Clk)并響應于接收到時鐘信號(Clk)而選擇性地設置動態節點108處的電壓電平。例如，受時鐘控制電路106可以選擇性地將動態節點108的電壓電平偏置為接地(或更高)。此外，受時鐘控制電路106可以選擇性地將動態節點108的電壓電平偏置為小于接地(即，偏置為負電壓電平)以‘推升’比較器104的供電電壓范圍。將動態節點108的電壓電平偏置為小于接地可以推升該對共模輸入信號112(8卩，差分信號對)的共模電壓。
[0026]在操作期間，受時鐘控制電路106響應于時鐘信號(Clk)轉換為邏輯低電壓電平而將動態節點108的電壓電平偏置為接地。當動態節點108的電壓電平被偏置為接地時，比較器104的第一和第二晶體管的柵-源電壓可以小于第一和第二晶體管的閾值電壓，從而使得第一和第二晶體管抑活(或者在低導電性狀態中操作，諸如在三極管區中操作)。受時鐘控制電路106響應于時鐘信號(Clk)轉換為邏輯高電壓電平而將動態節點108的電壓電平偏置為小于接地。當動態節點108的電壓電平被偏置為小于接地的電壓時，分別接收第一和第二輸入信號(Vin+、Vin_)的第一和第二晶體管的柵-源電壓可以增大至大于閾值電壓的電壓電平。結果，第一和第二晶體管可被激活(或在高導電性狀態中操作，諸如在飽和工作區中操作)。當第一和第二晶體管被激活時，比較輸出信號110可以指示比較器104的比較結果，諸如關于圖2-3進一步詳細描述的。
[0027]將領會，圖1的系統100可以通過選擇性地偏置動態節點108以在不增大供應給比較器104的電源電壓(Vdd)的情況下激活比較器104(即，第一和第二晶體管)來降低電池功率。例如，將動態節點108偏置為負電壓(即，小于接地的電壓)可以增大比較器104的電壓范圍而不增大電源電壓(Vdd)，從而避免了增大的電源電壓(Vdd)的附加功耗。
[0028]參照圖2，示出了能操作用于擴展比較電路的電壓范圍的電路200的復位階段。電路200包括圖1的鎖存電路102、比較器104和受時鐘控制電路106。在特定實施例中，受時鐘控制電路106可包括受時鐘控制升壓電路。
[0029]比較器104包括第一晶體管208 (諸如，第一 η型金屬氧化物半導體(NMOS)晶體管)和第二晶體管210 (諸如，第二 NMOS晶體管)。第一晶體管208的源極耦合至動態節點108，并且第一晶體管208的漏極耦合至第一預充電節點212。第一晶體管208的柵極被耦合以接收這兩個共模輸入信號112中的第一輸入信號(Vin+)。第二晶體管210的源極耦合至動態節點108，并且第二晶體管210的漏極耦合至第二預充電節點214。第二晶體管210的柵極被耦合以接收這兩個共模輸入信號112的第二輸入信號(Vin-)。因此，第一晶體管208可被耦合至動態節點108并響應于第一輸入信號(Vin+)并且第二晶體管210可被耦合至動態節點108并響應于第二輸入信號(Vin-)。
[0030]受時鐘控制電路106包括第一反相器202，其可包括第一 P型金屬氧化物半導體(PMOS)晶體管201和第三NMOS晶體管203。受時鐘控制電路106進一步包括開關204 (例如，第四NMOS晶體管)、第二反相器205和電容器206。第一反相器202的輸入端被耦合以接收時鐘信號(Clk)并且輸出端(例如，第一 PMOS晶體管201的漏極)耦合至電容器206的第一端子(即，正端子)。
[0031]第二反相器205被耦合以接收時鐘信號(Clk)。第二反相器205被配置成響應于接收到時鐘信號(Clk)而生成反相時鐘信號(IClk)。第四NMOS晶體管(S卩，開關204)的柵極被耦合以接收反相時鐘信號(IClk)。第四NMOS晶體管的源極耦合至接地并且第四NMOS晶體管204的漏極耦合至電容器206的第二端子(S卩，負端子)。電容器206耦合至動態節點 108。
[0032]在復位階段期間，受時鐘控制電路106響應于時鐘信號(Clk)而選擇性地將動態節點108的電壓電平移位至接地。例如，在復位階段期間，時鐘信號(Clk)從邏輯高電壓電平轉換為邏輯低電壓電平。時鐘信號(Clk)被提供給第一 PMOS晶體管201的柵極和第三NMOS晶體管203的柵極。響應于接收到具有邏輯低電壓電平的時鐘信號(Clk)，第一 PMOS晶體管201被激活并且第三NMOS晶體管203被抑活。第一 PMOS晶體管201被配置