一種基于惠普憶阻器的掃描觸發器電路及其設計方法
【技術領域】
[0001] 本發明涉及半導體集成電路設計領域，是一種特殊的觸發器標準單元電路，適用 于集成電路掃描鏈技術中的低功耗設計，具體為一種基于惠普憶阻器的掃描觸發器電路及 其設計方法。
【背景技術】
[0002] 電阻、電容及電感是電路的三大基本器件，1971年，Prof.LeonChua從理論上預 測了第四種基本器件，并被命名為憶阻器。惠普公司將兩層納米級的二氧化鈦薄膜夾在兩 個鉑片內，其中一層摻雜有氧空位，相當于半導體，另外一層沒有摻雜有氧空位，相當于絕 緣體，于2008年宣布成功制造出納米級的憶阻器，并通過實驗證明該器件具有記憶功能。 根據憶阻器特性，在將來可能可以替代現有的存儲技術，關于憶阻器的研宄被大量推進。另 外，憶阻器在制備復雜度方面也比目前主流的CMOS技術簡單，相應的制造成本也更低。
[0003] 為方便計算機仿真，針對惠普公司的憶阻器，很多研宄提出了一種基于SPICE的 仿真模型；有人提出了一種內嵌憶阻器的觸發器設計，當該觸發器不支持掃描測試工作模 式。在數字集成電路可測性設計中，掃描觸發器是構成掃描鏈關鍵單元，所有的測試向量都 經過移位輸入到這些觸發器，作為觀測節點。在某些工作環境下，部分芯片處于測試工作模 式下的功耗可能會比處于正常工作模式下的芯片功耗高數倍，有可能會損壞芯片或測試設 備。本發明提出的基于憶阻器的掃描觸發器電路，在整個觸發器被斷電之前，通過存儲控制 模塊，把主從觸發器中保持的數據存儲到憶阻器中。當觸發器被重新上電，憶阻器說保存的 數據可以通過反饋控制電路反饋回主從觸發器中。從而能夠在掃描測試過程中，通過本文 所提憶阻器掃描觸發器把某些電路斷電，達到低功耗測試的目標。
【發明內容】
[0004] 本發明的目的在于提供一種一種基于惠普憶阻器的掃描觸發器電路及其設計方 法，該電路支持斷電工作，即實現了在整個觸發器被斷電之前，通過存儲控制模塊，把主從 觸發器中保持的數據存儲到憶阻器中；當觸發器被重新上電，憶阻器說保存的數據可以通 過回傳控制電路回傳至主從觸發器中。
[0005] 為實現上述目的，本發明的技術方案是：一種基于惠普憶阻器的掃描觸發器電路， 包括主從觸發器、二選一數據選擇器、存儲控制模塊、回傳控制模塊和憶阻器；所述主從觸 發器分別與所述二選一數據選擇器、存儲控制模塊、回傳控制模塊連接，所述存儲控制模塊 和回傳控制模塊還連接至所述憶阻器；所述存儲控制模塊用于控制所述主從觸發器的數據 傳輸至憶阻器；所述回傳控制模塊用于控制所述憶阻器中的數據回傳至所述主從觸發器。
[0006] 在本發明一實施例中，所述主從觸發器包括第一至第四傳輸門、第一至第四非門； 所述第一傳輸門的輸入端作為所述主從觸發器的輸入端，連接至所述二選一數據選擇器的 輸出端，所述第一傳輸門的輸出端經第一非門、第二非門與第三傳輸門的輸入端連接，所述 第一傳輸門的輸出端還經第二傳輸門與第三傳輸門的輸入端連接，所述第三傳輸門的輸出 端與第三非門的輸入端、第四傳輸門的輸入端相連接至所述回傳控制模塊，所述第三非門 的輸出端與第四非門的輸入端相連接至所述存儲控制模塊，并作為所述主從觸發器的正相 輸出端，所述第四傳輸門的輸出端與第四非門的輸出端相連接至所述存儲控制模塊，并作 為所述主從觸發器的反相輸出端。
[0007] 在本發明一實施例中，所述第一至第四傳輸門的控制端均由時鐘信號控制，且第 一、第三傳輸門與第二、第四傳輸門的通斷狀態相反。
[0008] 在本發明一實施例中，所述存儲控制模塊包括第一至第四MOS管、第一至第二與 門；所述第一 MOS管的一端與第二與門的第一輸入端相連接至所述主從觸發器的正相輸出 端，所述第一 MOS管的另一端與第三MOS管的一端相連接至所述憶阻器的一端，所述第一 MOS管的控制端與第二MOS管的控制端相連接至所述第一與門的第一輸入端、第二與門的 第二輸入端；所述第二MOS管的一端與第一與門的第二輸入端相連接至所述主從觸發器的 反相輸出端，所述第二MOS管的另一端與第四MOS管的一端相連接至所述憶阻器的另一端； 所述第三MOS管的另一端接地，所述第三MOS管的控制端與所述第一與門的輸出端連接；所 述第四MOS管的另一端接地，所述第四MOS管的控制端與所述第二與門的輸出端連接。
[0009] 在本發明一實施例中，所述回傳控制模塊包括第五至第六MOS管、電流源、第五傳 輸門和第五非門；所述第五MOS管與第六MOS管相連接，并作為所述回傳控制模塊的控制 端，所述第五MOS管的一端經電流源連接至地，所述第五MOS管的一端還經第五傳輸門與第 五非門的輸入端連接，所述第五非門的輸出端連接至所述主從觸發器，所述第五MOS管的 另一端與所述憶阻器的另一端連接，并連接至所述存儲控制模塊；所述第六MOS管的一端 與所述憶阻器的一端相連接，并連接至所述存儲控制模塊，所述第六MOS管的另一端連接 至地。
[0010] 本發明還提供了一種基于惠普憶阻器的掃描觸發器電路的設計方法，包括如下步 驟， 步驟S01 :由于憶阻器具有斷電記憶功能，結合憶阻器與主從觸發器及二選一數據選 擇器電路； 步驟S02 :設計一存儲控制模塊，以便于在整個掃描觸發器電路斷電之前，控制所述主 從觸發器中的所保存的數據傳輸并保存至憶阻器中； 步驟S03 :設計一回傳控制模塊，以便于在整個掃描觸發器電路重新上電時，控制所述 憶阻器中的數據回傳至所述主從觸發器中。
[0011] 在本發明一實施例中，所述憶阻器為惠普憶阻器，其數學模型如下：
其中，RMEM為憶阻器總電阻，V (t)為加在憶阻器兩端的電壓，w(t)表示摻雜區域寬度 隨時間的變化，D表示摻雜區域和非摻雜區域的總長度，R0FF表示摻雜區域為0時刻的憶阻 器阻值，RON表示非摻雜區域為0時刻的憶阻器阻值，w(t)值隨著外加電壓或電流自動在 0和D之間變化。
[0012] 在本發明一實施例中，所述主從觸發器包括第一至第四傳輸門、第一至第四非門； 所述第一傳輸門的輸入端作為所述主從觸發器的輸入端，連接至所述二選一數據選擇器的 輸出端，所述第一傳輸門的輸出端經第一非門、第二非門與第三傳輸門的輸入端連接，所述 第一傳輸門的輸出端還經第二傳輸門與第三傳輸門的輸入端連接，所述第三傳輸門的輸出 端與第三非門的輸入端、第四傳輸門的輸入端相連接至所述回傳控制模塊，所述第三非門 的輸出端與第四非門的輸入端相連接至所述存儲控制模塊，并作為所述主從觸發器的正相 輸出端，所述第四傳輸門的輸出端與第四非門的輸出端相連接至所述存儲控制模塊，并作 為所述主從觸發器的反相輸出端。
[0013] 在本發明一實施例中，所述存儲控制模塊包括第一至第四MOS管、第一至第二與 門；所述第一MOS管的一端與第二與門的第一輸入端相連接至所述主從觸發器的正相輸出 端，所述第一MOS管的另一端與第三MOS管的一端相連接至所述憶阻器的一端，所述第一 MOS管的控制端與第二MOS管的控制端相連接至所述第一與門的第一輸入端、第二與門的 第二輸入端；所述第二MOS管的一端與第一與門的第二輸入端相連接至所述主從觸發器的 反相輸出端，所述第二MOS管的另一端與第四MOS管的一端相連接至所述憶阻器的另一端； 所述第三MOS管的另一端接地，所述第三MOS管的控制端與所述第一與門的輸出端連接；所 述第四MOS管的另一端接地，所述第四MOS管的控制端與所述第二與門的輸出端連接。
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