時間數字轉換器系統和方法
【技術領域】
[0001]本發明涉及半導體領域，更具體地涉及時間數字轉換器系統和方法。
【背景技術】
[0002]由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成度的提高，半導體工業已經歷了快速的發展。在大多數情況下，這種集成度的提高源自半導體工藝節點的縮小(例如，向著亞20nm節點縮小工藝節點)。
[0003]伴隨著半導體工藝節點的縮小，全數字鎖相環(ADPLL)發生了轉變。ADPLL用數字組件取代了模擬PLL的模擬部件，并且在一些情況下，完全采用了不同的結構。許多ADPLL結構的一個共同組件是時間數字轉換器，或TDC。TDC將時間信息轉換為編碼的數字信號。可以將這種編碼的數字信號輸入至數字控制振蕩器中。
【發明內容】
[0004]為解決上述問題，本發明提供了一種器件，包括:控制電路；連接的時間數字轉換器電路，具有連接至控制電路的第一輸入端的第一輸出端；以及選通電路，具有連接至第一信號的第一輸入端、連接至第二信號的第二輸入端、和連接至時間數字轉換器電路的第一輸入端的輸出端，控制電路的輸出端連接至時間數字轉換器電路的第二輸入端和選通電路的第三輸入端。
[0005]其中，時間數字轉換器電路是單端時間數字轉換器電路。
[0006]其中，時間數字轉換器電路是差分時間數字轉化器電路。
[0007]其中，時間數字轉換器電路進一步包括:延遲線，具有連接至時間數字轉換器電路的第一輸入端的輸入端和連接至時間數字轉換器電路的第一輸出端的輸出端；以及讀出電路，連接在延遲線和時間數字轉換器電路的第二輸入端之間。
[0008]其中，控制電路配置為向時間數字轉換器電路提供時鐘信號。
[0009]其中，控制電路配置為基于第一信號啟動選通電路。
[0010]其中，控制電路配置為基于時間數字轉換器電路的第一輸出端的電平使選通電路復位。
[0011]其中，第一信號是參考信號，第二信號是反饋信號。
[0012]其中，控制電路進一步包括:第一觸發器，包括:輸入端，連接至邏輯高值；時鐘輸入端，連接至控制電路的第一輸入端；輸出端，連接至控制電路的輸出端；以及復位輸入端，連接至第一信號。
[0013]其中，選通電路進一步包括:第二觸發器，包括:輸入端，連接至邏輯高值；時鐘輸入端，連接至選通電路的第一輸入端；和復位輸入端，連接至選通電路的第三輸入端；AND門，包括:第一輸入端，連接至選通電路的第二輸入端；和第二輸入端，連接至第二觸發器的輸出端；復用器，包括:第一輸入端，連接至選通電路的第一輸入端；第二輸入端，連接至AND門的輸出端；和輸出端，連接至選通電路的第一輸出端；以及延遲部件，連接在選通電路的第一輸入端和復用器的選擇輸入端之間。
[0014]此外，還提供了一種電路，包括:延遲線；讀出電路，連接至延遲線；控制電路，具有連接至延遲線的輸出端的第一輸入端和連接至讀出電路的第一輸入端的輸出端；以及選通電路，具有連接至第一信號的第一輸入端、連接至第二信號的第二輸入端、和連接至延遲線的輸入端的輸出端，選通電路配置為基于第一信號和控制電路的輸出端將第二信號連接至選通電路的輸出端。
[0015]其中，第一信號和第二信號是周期信號。
[0016]其中，當第一信號是邏輯高值而控制電路的輸出端是邏輯低值時，選通電路進一步配置為將第二信號連接至選通電路的輸出端。
[0017]其中，延遲線進一步包括至少一個反相器，反相器的輸入端連接至延遲線的輸入端，以及其中，讀出電路進一步包括:第一觸發器，具有連接至延遲線的輸入端的輸入端和連接至讀出電路的第一輸入端的時鐘輸入端；以及第二觸發器，具有連接至反相器的輸出端的輸入端和連接至讀出電路的第一輸入端的時鐘輸入端。
[0018]其中，控制電路的輸出端配置為使選通電路復位，以向選通電路的輸出端提供邏輯低值。
[0019]其中，選通電路進一步包括:復用器，包括:第一輸入端，連接至第一信號；第二輸入端，連接至選通的第二信號；選擇輸入端，連接至延遲的第一信號；以及輸出端，連接至選通電路的輸出端。
[0020]此外，還提供了一種方法，包括:通過選通電路接收第一信號和第二信號；從選通電路向延遲線提供第一信號和選通的第二信號；從延遲線向讀出電路和控制電路提供延遲的第一信號和延遲的選通的第二信號；利用控制電路的輸出端對讀出電路提供時鐘信號；以及利用控制電路的輸出端將選通電路的輸出端復位為邏輯低值。
[0021]該方法進一步包括:利用第一信號對選通電路提供時鐘信號。
[0022]該方法進一步包括:利用第一信號將控制電路的輸出端復位為邏輯低值。
[0023]該方法進一步包括:基于來自讀出電路的讀出信號，確定第一信號和第二信號之間的相位差。
【附圖說明】
[0024]當結合附圖進行閱讀時，通過以下詳細描述可以最好地理解本發明的各方面。應該強調的是，根據工業中的標準實踐，各個部件未按比例繪出。事實上，為了清楚的論述，各個部件的尺寸可以任意地增大或縮小。
[0025]圖1根據一些實施例示出了 TDC系統的電路圖。
[0026]圖2根據一些實施例示出了 TDC系統的操作的波形圖。
[0027]圖3根據一些實施例示出了節能TDC系統的框圖。
[0028]圖4根據一些實施例示出了節能TDC系統的電路圖。
[0029]圖5是根據一些實施例示出節能TDC系統的操作的波形圖。
[0030]圖6根據一些實施例示出了節能TDC系統的操作方法。
【具體實施方式】
[0031]以下公開內容提供了許多用于實施所提供的主題的不同特征的不同實施例或實例。以下描述部件和布置的具體實例以簡化本發明。當然，這僅僅是實例，并不是用于限制本發明。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件以直接接觸的方式形成的實施例，并且還可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字符。該重復是為了簡明和清楚，而且其本身沒有規定所述各個實施例和/或結構之間的關系。
[0032]將結合具體上下文，S卩，節能時間數字轉換器(TDC)系統來描述實施例。然而，其他實施例也可以應用于需要降低所需電量的其他系統。
[0033]圖1根據一些實施例示出了 TDC核心100的電路圖。TDC核心100至少包括延遲線110和讀出電路120。延遲線110在節點150處接收輸入信號SO并且輸出輸出信號SO1'SO2、SO3、…S0N_1、SOn。讀出電路120基于在節點170處的輸入信號SI同時鎖存輸入信號SO和輸出信號S(VS02、S03、…SOn+讀出電路輸出輸出信號S2pS22、S23、…S2N，如下文所述，這些信號可用于確定輸入信號SO和SI之間的相位關系。在一些實施例中，輸入信號SO和SI是周期信號。
[0034]延遲線110可以包括N個反相器，其中，N是大于零的任何整數值。例如，示出的實施例包括多于四個反相器112、114、116和118。延遲線110的反相器112具有連接至節點150的輸入端和連接至節點152的輸出端。反相器112將輸入信號SO反轉以產生信號SO1，信號SO1具有與輸入信號SO相反的邏輯電平。例如，當輸入信號SO是邏輯低值時，信號SO1是邏輯高值。
[0035]延遲線110的反相器114具有連接至節點152的輸入端和連接至節點154的輸出端。反相器114將輸入信號SO1反轉以產生信號SO2,信號SO2具有與輸入信號SO1相反的邏輯電平。例如，當輸入信號SO1是邏輯低值時，信號SO2是邏輯高值。
[0036]延遲線110的反相器116具有連接至節點154的輸入端。反相器116將輸入信號SO2反轉以產生信號SO3,信號SO3具有與輸入信號SO2相反的邏輯電平。例如，當輸入信號SO2是邏輯低值時，信號SO3是邏輯高值。
[0037]延遲線110的反相器118具有連接至節點156的輸入端。反相器118將信號SO1^1反轉以產生信號SOn,信號SOn具有與輸入信號SOim相反的邏輯電平。例如，當輸入信號SOim是邏輯高值時，信號SOn是邏輯低值。可以設計反相器112、114、116、…118的數量N以在分辨率、面積、功耗和其他期望的電路性能參數之間獲得可接受的權衡。盡管示出了多于四個的反相器，本文也預期涵蓋其中延遲線110包括少于四個反相器(例如，三個或兩個反相器)的實施例。
[0038]讀出電路120的觸發器122是D型觸發器，并且具有輸入端(D)、非反相輸出端(Q)和時鐘(或“使能”)(CK)。觸發器122的輸入端連接至節點150。觸發器122的時鐘連接至節點170。從非反相輸出端讀出由觸發器122產生的輸出信號S2lt)在一些實施例中，從反相輸出端讀出輸出信號。在一些實施例中，觸發器122在輸入信號SI為