非同步逐漸逼近式模擬至數字轉換器的制造方法
【技術領域】
[0001]本發明有關一種逐漸逼近式(successiveapproximat1n register, SAR)模擬至數字轉換器，特別是關于一種非同步逐漸逼近式模擬至數字轉換器。
【背景技術】
[0002]逐漸逼近式(SAR)模擬至數字轉換器為模擬至數字轉換器的一種，用以將模擬信號轉換為相應的數字信號。逐漸逼近式模擬至數字轉換器是借由比較與搜尋所有量化階層，以得到數字輸出。逐漸逼近式模擬至數字轉換器所需電路面積與成本較其他模擬至數字轉換器來得少，然而需要較多周期才能得到數字輸出，因此不適于高速的應用。
[0003]為了加速操作，因而有非同步逐漸逼近式模擬至數字轉換器的提出。然而，傳統非同步逐漸逼近式模擬至數字轉換器會在電容器尚未穩定前即進行比較，造成非完全的穩定，因而產生錯誤的數字輸出。
[0004]鑒于傳統逐漸逼近式模擬至數字轉換器無法有效且正確地提升操作速度，因此亟需提出一種新穎的逐漸逼近式模擬至數字轉換器，以克服傳統逐漸逼近式模擬至數字轉換器的缺點。
【發明內容】
[0005]鑒于上述，本發明的目的之一在于提出一種逐漸逼近式(SAR)模擬至數字轉換器，其于比較或/且穩定期間，以非同步方式來操作。
[0006]本發明的目的是采用以下技術方案來實現的。本發明提出一種非同步逐漸逼近式(SAR)模擬至數字轉換器，包含取樣電路、比較器及一對陣列。取樣電路對輸入電壓進行取樣，以產生取樣輸入電壓。比較器接收取樣輸入電壓。每一陣列包含多個獨立切換的二兀加權電容器，其分別借由多個相位開關以耦接至比較器的輸出。當前一位元完成比較時，目前位元相應的相位開關的相位信號變為主動，且當目前位元完成比較時，相應的相位信號變為非主動。
[0007]本發明的目的還可采用以下技術措施進一步實現。
[0008]前述的非同步逐漸逼近式模擬至數字轉換器，其中每一陣列的所述多個電容器的第一端耦接至該比較器的輸入，且所述多個電容器的第二端借由所述多個相位開關而分別切換耦接至該比較器的輸出。
[0009]前述的非同步逐漸逼近式模擬至數字轉換器，其中當跨于該陣列的前一位元相應的所述多個電容器的電壓具不同邏輯狀態時，則前一位元完成比較；且當跨于該陣列的目前位元相應的所述多個電容器的電壓具不同邏輯狀態時，則目前位元完成比較。
[0010]前述的非同步逐漸逼近式模擬至數字轉換器，其更包含時序邏輯，其根據位元的相應電容器的邏輯狀態，以產生相應于該位元的完成信號。
[0011]前述的非同步逐漸逼近式模擬至數字轉換器，其中該時序邏輯包含多個或門，每一該或門的二輸入分別接收相應的所述多個電容器的反相邏輯狀態，借以產生該完成信號。
[0012]前述的非同步逐漸逼近式模擬至數字轉換器，其中該電容器的邏輯狀態是擷取自閂鎖器與反相器之間的中間節點，其中該閂鎖器與該反相器設于相應的該相位開關與該電容器之間。
[0013]前述的非同步逐漸逼近式模擬至數字轉換器，其中該閂鎖器包含二反相器，其交叉耦接以形成閉合回路。
[0014]前述的非同步逐漸逼近式模擬至數字轉換器，其更包含相位產生及門，其二輸入分別接收前一位元的完成信號與目前位元的反相完成信號，以產生目前位元的相位信號。
[0015]前述的非同步逐漸逼近式模擬至數字轉換器，其更包含一或多個延遲單元，連接于部分的所述多個或門之后。
[0016]前述的非同步逐漸逼近式模擬至數字轉換器，其中較高有效位元的延遲單元數目多于較低有效位元的延遲單元。
[0017]前述的非同步逐漸逼近式模擬至數字轉換器，其中僅有當該比較器的輸出電壓變為有效且所述多個電容器變為穩定時，該比較器才進行比較。
[0018]前述的非同步逐漸逼近式模擬至數字轉換器，其更包含及門，接收該比較器的二輸出電壓，以產生有效信號，用以表不該比較器的輸出電壓為有效。
[0019]前述的非同步逐漸逼近式模擬至數字轉換器，其中僅有當該有效信號為主動且至少一相位信號為主動，使得比較時鐘變為主動時，該比較器才進行比較。
[0020]借由上述技術方案，本發明的非同步逐漸逼近式(SAR)模擬至數字轉換器至少具有下列優點及有益效果:本發明的一種逐漸逼近式(SAR)模擬至數字轉換器，其于比較或/且穩定期間，以非同步方式來操作。
[0021]上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【附圖說明】
[0022]圖1顯示本發明實施例的逐漸逼近式(SAR)模擬至數字轉換器的電路。
[0023]圖2顯示圖1的逐漸逼近式模擬至數字轉換器的相位信號的產生電路。
[0024]圖3例不圖2的相位/[目號廣生的相關時序圖。
[0025]圖4顯示本發明另一實施例的逐漸逼近式模擬至數字轉換器的電路。
[0026]圖5顯示產生比較時鐘的電路，可適用于圖4的逐漸逼近式模擬至數字轉換器。
[0027]圖6A顯示本發明實施例的圖1的閂鎖器的詳細電路。
[0028]圖6B至圖6E顯示圖6A的閂鎖器的操作階段。
[0029]【主要元件符號說明】
[0030]100:逐漸逼近式模擬至數字轉換器
[0031]400:逐漸逼近式模擬至數字轉換器
[0032]11:取樣電路12:比較器
[0033]13A:第一陣列13B:第二陣列
[0034]131:電容器132:相位開關
[0035]133:H鎖器134:反相器
[0036]135:反相器14:時序邏輯
[0037]141:或門142:延遲單元
[0038]35:及門51:及門
[0039]Vin:輸入電壓Vip:輸入電壓
[0040]Clks:取樣時鐘/Clks:反相取樣時鐘
[0041]Cl?Cn:電容器SWl?SWn:相位開關
[0042]Phase_l ?Phase_n:相位信號
[0043]Clkl?Clkn:完成信號
[0044]Vop:輸出電壓Von:輸出電壓
[0045]Clkc:比較時鐘Valid:有效信號
[0046]bitp, 1:位元 Ibitn, 1:位元 i
[0047]Ml?M9:晶體管Cout_n:比較輸出
[0048]Cout_p:比較輸出Phase, 1:相位信號
[0049]CLK, 1-1:完成信號reset:重置信號
[0050]Vdacp:取樣輸入電壓Vdacn:取樣輸入電壓
【具體實施方式】
[0051]為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的一種非同步逐漸逼近式(SAR)模擬至數字轉換器的【具體實施方式】、結構、特征及其功效，詳細說明如后。
[0052]圖1顯示本發明實施例的逐漸逼近式(SAR)模擬至數字轉換器100的電路。實施例采用差動信號形式，其輸入電壓包含二互補信號(或差動信號對)Vin與Vip。
[0053]本實施例的逐漸逼近式模擬至數字轉換器100包含取樣電路11，受控于取樣時鐘Clks，對輸入電壓Vin/Vip進行取樣，以產生取樣輸入電壓。逐漸逼近式模擬至數字轉換器100還包含(模擬)比較器12，具非反相輸入與反相輸入，分別接收取樣輸入電壓的互補信號。
[0054]逐漸逼近式模擬至數字轉換器100包含數字至模擬轉換器，其包含一對陣列(13A與13B),每一陣列包含獨立切換二元加權(binary weighted)電容器131 (Cl?Cn)。對于第一陣列13A,電容器131 (Cl?Cn)的第一端稱接至比較器12的非反相輸入,且電容器131 (Cl?Cn)的第二端分別借由相位開關132 (Sffl?SWn)切換耦接至比較器12的第一輸出。類似的情形，對于第二陣列13B，電容器131 (Cl?Cn)的第一端耦接至比較器12的反相輸入，且電容器131 (Cl?Cn)的第二端分別借由相位開關132 (Sffl?SWn)切換耦接至比較器12的第二輸出。
[0055]根據圖1所例示的逐漸逼近式模擬至數字轉換器100，比較器12從最高有效位元(MSB)至最低有效位元(LSI)依序進行二元搜尋(binary search)的比較。舉例而言，電容器131 (Cl?Cn)分別相應至位元I至位元n，其中電容器131 (Cl)具最大電容值而相應至最高有效位元，電容器131 (Cn)具最小電容值而相應至最低有效位元。進行比較的位元所相應的相位開關132受控于相應的相位信號而閉合，其他的相位開關132則斷開。例如，進行比較的位元2所相應的相位開關132 (SW2)受控于相應的相位信號(Phase_2)而閉合，其他的相位開關132 (Sffl與SW3?Sffn)則斷開。
[0056]根據實施例的特征之一，于進行二元搜尋比較的相位開關132是以非同步方式來操作的。一般來說，較低有效位元于進行二元搜尋比較所需時間大于較高有效位元。詳而言之，當前一位元(例如，位元m)完成比較，換句話說，跨于陣列(13A與13B)的相應電容器131 (Cm)的電壓被分開(一個為邏輯“1”，另一個為邏輯“0”)，則目前位元(例如，位元m+1)相應的相位信號(例如，Phase_m+1)變為主動(