半速率時鐘脈沖與數據回復電路的制作方法
【技術領域】
[0001]本發明是有關時鐘脈沖與數據回復(clock and data recovery,⑶R),特別是關于一種半速率(half-rate)時鐘脈沖與數據回復電路。
【背景技術】
[0002]時鐘脈沖與數據回復電路為有線通訊系統(例如光纖或串接系統)的接收器的重要組件。抖動容忍度(jitter tolerance)與抖動轉換函數(jitter transfer funct1n)是時鐘脈沖與數據回復電路的兩個重要參數。抖動容忍度定義為正弦抖動信號在不會增加位錯誤率(BER)的前提下的最大振幅。抖動轉換函數定義為各種速率所相應的輸出抖動信號除以輸入抖動信號。為了增強時鐘脈沖與數據回復電路的抖動容忍度，一般是增加回路帶寬。然而，回路帶寬的增加則會退化抖動轉換函數。因此，傳統時鐘脈沖與數據回復電路需要在抖動容忍度與抖動轉換函數兩者間取得一個折衷。
[0003]有鑒于上述現有的時鐘脈沖與數據回復電路存在的缺陷，本發明人基于從事此類產品設計制造多年豐富的實務經驗及專業知識，并配合學理的運用，積極加以研究創新，以期創設一種新穎的時鐘脈沖與數據回復電路，使其具有增強的抖動容忍度又不會犧牲抖動轉換函數，更具實用性。經過不斷的研究、設計，并經過反復試作樣品及改進后，終于創設出確具實用價值的本發明。
【發明內容】
[0004]本發明的主要目的在于，克服現有的時鐘脈沖與數據回復電路存在的缺陷，而提出一種新的具面積效率與功率效率的半速率時鐘脈沖與數據回復電路，所要解決的技術問題是使其具有增強的抖動容忍度又不會改變其抖動轉換函數，非常適于實用。
[0005]本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的半速率時鐘脈沖與數據回復電路，包含第一門式壓控振蕩器(first gatedvoltage-controlled oscillator) (GVC01)、第二門式壓控振蕩器(GVC02)、第一頻率偵測器、第二頻率偵測器、回路濾波器及鎖定偵測器。第一門式壓控振蕩器產生第一時鐘脈沖，其振蕩頻率為輸入數據的一半；且第二門式壓控振蕩器產生第二時鐘脈沖，其振蕩頻率為輸入數據的一半。第一頻率偵測器接收參考信號與導自第二時鐘脈沖的第二除頻時鐘脈沖，并根據參考信號與第二除頻時鐘脈沖的頻率差以產生第一輸出電流。第二頻率偵測器接收第二除頻時鐘脈沖與導自第一時鐘脈沖的第一除頻時鐘脈沖，并根據第一除頻時鐘脈沖與第二除頻時鐘脈沖的頻率差以產生第二輸出電流。回路濾波器轉換第一輸出電流或第二輸出電流為第一輸出電壓，饋至第二門式壓控振蕩器以控制第二時鐘脈沖的振蕩頻率，且回路濾波器根據第一控制電壓以產生第二控制電壓，饋至第一門式壓控振蕩器以控制第一時鐘脈沖的振蕩頻率。鎖定偵測器接收參考信號與第二除頻時鐘脈沖，借以產生鎖定信號。
[0006]本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
[0007]前述的半速率時鐘脈沖與數據回復電路，其更包含第一除頻器(frequencydivider)，其將該第一時鐘脈沖的頻率除頻以產生該第一除頻時鐘脈沖。
[0008]前述的半速率時鐘脈沖與數據回復電路，其更包含第二除頻器，其將該第二時鐘脈沖的頻率除頻以產生該第二除頻時鐘脈沖。
[0009]前述的半速率時鐘脈沖與數據回復電路，其中該第一頻率偵測器包含:相位頻率偵測器(phase frequency detector) (PFD),其接收該參考信號與該第二除頻時鐘脈沖，并據以產生輸出，其比例于該參考信號與該第二除頻時鐘脈沖之間的頻率差；及電荷泵(charge pump) (CP)，其將該相位頻率偵測器的輸出轉換為該第一輸出電流。
[0010]前述的半速率時鐘脈沖與數據回復電路，其中該第二頻率偵測器包含:相位頻率偵測器，其接收該第一除頻時鐘脈沖與該第二除頻時鐘脈沖，并據以產生輸出，其比例于該第一除頻時鐘脈沖與該第二除頻時鐘脈沖之間的頻率差；及電荷泵，其將該相位頻率偵測器的輸出轉換為該第二輸出電流。
[0011]前述的半速率時鐘脈沖與數據回復電路，其中該回路濾波器包含低通濾波器(low-pass filter),連接于該第一控制電壓與地之間,該第二控制電壓為該低通濾波器所產生的低通輸出電壓。
[0012]前述的半速率時鐘脈沖與數據回復電路，其中該第一或第二門式壓控振蕩器包含:第一環形振蕩器(ring oscillator),包含串接的多個多工器(multiplexer);第二環形振蕩器，包含串接的多個多工器，該第一環形振蕩器與該第二環形振蕩器的其中之一根據輸入數據的邏輯準位而啟動；及緩沖多工器，其二個輸入分別連接至該第一或第二環形振蕩器的第二個多工器的二個輸入節點，用以產生該第一或第二時鐘脈沖；其中該第一環形振蕩器除了第一個多工器之外的其他多工器共用于該第二環形振蕩器除了第一個多工器之外的其他多工器；及其中該第一或第二環形振蕩器的最后一個多工器的輸出被反相并回饋至第一個多工器的一個輸入，且該第一或第二環形振蕩器的第二個多工器的輸出回饋至第一個多工器的另一個輸入。
[0013]前述的半速率時鐘脈沖與數據回復電路，其更包含閂鎖器，其接收輸入數據，并于該第二時鐘脈沖的上升邊緣與下降邊緣取樣輸入數據，因而產生回復數據。
[0014]前述的半速率時鐘脈沖與數據回復電路，其中該閂鎖器包含多個串接的D型正反器(flip-flop) (DFF)0
[0015]前述的半速率時鐘脈沖與數據回復電路，其更包含主動感應負載(activeinductive load),其包含第一分支與第二分支,該二個分支的第一端分別連接至該第一或第二門式壓控振蕩器的多工器的正輸出與負輸出，該二個分支的第二端借由電流源連接至地。
[0016]前述的半速率時鐘脈沖與數據回復電路，其中該第一分支或第二分支包含:N型金屬氧化半導體(NMOS)晶體管，其源極連接至該電流源，漏極連接至該多工器的正輸出或負輸出；及電阻器，連接于該N型金屬氧化半導體(NMOS)晶體管的漏極與柵極之間。
[0017]前述的半速率時鐘脈沖與數據回復電路，其中當該參考信號與該第二除頻時鐘脈沖的頻率差介于預設鎖定范圍內，該鎖定信號開啟該第二頻率偵測器并關閉該第一頻率偵測器；否則，該鎖定信號開啟該第一頻率偵測器并關閉該第二頻率偵測器。
[0018]借由上述技術方案，本發明半速率時鐘脈沖與數據回復電路至少具有下述優點及有益效果:本發明提出一種新的具面積效率與功率效率的半速率時鐘脈沖與數據回復電路，具有增強的抖動容忍度又不會改變其抖動轉換函數，非常適于實用。
[0019]上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【附圖說明】
[0020]圖1顯示本發明實施例的半速率時鐘脈沖與數據回復(CDR)電路的方框圖。
[0021]圖2顯示圖1的第一 /第二門式壓控振蕩器的細部電路圖。
[0022]圖3顯示主動感應負載的電路圖，其可適用于圖1的第一 /第二門式壓控振蕩器。
[0023]圖4的實線表示圖1的時鐘脈沖與數據回復電路在頻率預置(presetting)模式的信號處理路徑及區塊。
[0024]圖5的實線表示圖1的時鐘脈沖與數據回復電路在數據回復模式的信號處理路徑及區塊。
[0025]【主要元件符號說明】
[0026]100:時鐘脈沖與數據回復電路 11:第一頻率偵測器
[0027]111:相位頻率偵測器112:電荷泵
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