一種基于晶體管級的與/異或門電路的制作方法
【技術領域】
[0001] 本發明設及一種復合口電路，尤其是一種基于晶體管級的與/異或口電路。
【背景技術】
[0002] 隨著集成電路工藝尺寸的不斷縮小和設計技術的快速發展，集成電路朝著更大規 模、更復雜的趨勢發展，功耗已經成為集成電路發展面臨的嚴峻挑戰之一。目前，幾乎所有 電路的設計方法均采用基于由"與"、"或"、"非"運算集為基礎的布爾炬oolean)邏輯，可稱 之為傳統布爾（TraditionalBoolean,簡稱TB)邏輯。可W認為，當今集成電路設計所面臨 挑戰的部分原因是傳統布爾邏輯本身的局限性。實際上，數字電路既可W用基于"與或非" 的傳統布爾邏輯實現，也可W用基于"與/異或（AND/X0R)"的Reed-Muller(RM)邏輯實現。
[0003] 延時、功耗和功耗-延時積是體現復合口電路性能的主要=個因素，優化該=個 因素可W優化復合口電路的性能從而提高整體系統的性能，其中，功耗-延時積為功耗和 延時的乘積，單位為焦耳，因此功耗-延時積是能量的衡量，可W作為一個開關器件性能的 度量。較之于傳統布爾邏輯，大約50%的電路采用RM邏輯可在面積、速度、功耗及功耗-延 時積等性能上得到顯著改進。早期，由于工藝水平的原因，基于M邏輯的集成電路設計應 用受到一定的限制。近年來，關于與/異或口電路結構的研究，雖然已突破采用與口和異或 口級聯而成的傳統電路結構，提出新型的基于晶體管級設計的與/異或口電路結構，但是 仍存在延時長、功耗高等問題。
【發明內容】
[0004] 本發明所要解決的技術問題是提供一種在確保具有正確邏輯功能的前提下，延時 短、功耗低且功耗-延時積小的基于晶體管級的與/異或口電路。
[0005] 本發明解決上述技術問題所采用的技術方案為；一種基于晶體管級的與/異或口 電路，包括第一傳輸口邏輯模塊、第二傳輸口邏輯模塊和互補CMOS邏輯模塊，第一傳輸口 邏輯模塊包括第四PM0S管P4、第^;：PM0S管口7、第四NM0S管M和第^;：NM0S管N7,第二傳 輸口邏輯模塊包括第五PM0S管P5、第六PM0S管P6、第五NM0S管N5和第六NM0S管N6,互 補CMOS邏輯模塊包括第一PM0S管P1、第二PM0S管P2、第SPM0S管P3、第八PM0S管P8、 第一NM0S管N1、第二NM0S管N2、第SNM0S管N3和第八NM0S管N8,第一PM0S管P1的源 極、第二PM0S管P2的源極、第SPM0S管P3的源極及第八PM0S管P8的源極均與外部電源 電壓輸入端連接，第一PM0S管P1的柵極用于輸入第一輸入信號，第一PM0S管P1的柵極分 別與第一NM0S管N1的柵極、第四PM0S管P4的柵極及第五NM0S管N5的柵極連接，第一 PM0S管P1的漏極分別與第一NM0S管N1的漏極、第四NM0S管M的柵極及第五PM0S管P5 的柵極連接，第一NM0S管N1的源極、第二NM0S管N2的源極、第=NM0S管N3的源極及第 八NM0S管N8的源極均接地，第二PM0S管P2的柵極用于輸入第二輸入信號，第二PM0S管 P2的柵極分別與第二NM0S管N2的柵極、第六NM0S管N6的柵極及第^;：PM0S管P7的柵極 連接，第二PM0S管P2的漏極分別與第二NM0S管N2的漏極、第六PM0S管P6的柵極及第^;： NMOS管N7的柵極連接，第=PMOS管P3的柵極用于輸入第=輸入信號，第=PMOS管P3的 柵極分別與第=NM0S管N3的柵極、第五PM0S管P5的源極及第五NM0S管N5的漏極連接， 第SPM0S管P3的漏極分別與第SNM0S管N3的漏極、第四PM0S管P4的源極、第四NM0S管 M的漏極、第^;：PM0S管P7的源極及第^;：NM0S管N7的漏極連接，第四PM0S管P4的漏極分 別與第四NM0S管M的源極、第六PM0S管P6的漏極、第六NM0S管N6的源極、第^;：PM0S管 P7的漏極、第^；：NM0S管N7的源極、第八PM0S管P8的柵極及第八NM0S管N8的柵極連接， 第五PM0S管P5的漏極分別與第五NM0S管N5的源極、第六PM0S管P6的源極及第六NM0S 管N6的漏極連接，第八PM0S管P8的漏極與第八NM0S管N8的漏極連接，第八PM0S管P8 的漏極用于輸出整體電路輸出信號。
[0006] 所述的外部電源電壓輸入端的輸入電壓為1. 2V。
[0007] 與現有技術相比，本發明的優點在于通過服PICE仿真驗證，本發明的電路邏輯功 能正確，在互補CMOS邏輯模塊中，第一PM0S管與第一NM0S管組成第一反相器，第二PM0S 管和第二NM0S管組成第二反相器，第=PM0S管和第=NM0S管組成第=反相器，第一反相 器、第二反相器和第=反相器依次對第一輸入信號、第二輸入信號和第=輸入信號進行反 相，第八PM0S管和第八NM0S管組成第四反相器，用于對第一傳輸口邏輯模塊及第二傳輸口 邏輯模塊的輸出信號進行反相；第一傳輸口邏輯模塊及第二傳輸口邏輯模塊不但大大減小 了短路功耗，而且減小了第四反相器的亞闊功耗，最終使電路的整體功耗得到有效地減小； 第一反相器、第二反相器、第=反相器及第四反相器該四個反相器增強了電路的整體驅動 能力；本發明的電路結構簡單而且較為對稱，便于版圖的布局。
【附圖說明】
[0008] 圖1為本發明的電路結構示意圖； 圖2為由CMOSAND口與CMOS結構X0R口級聯得到的電路結構示意圖； 圖3為由CMOSAND口與經典的FTL結構X0R口級聯得到的電路結構示意圖； 圖4為傳統的基于晶體管級設計的AND/X0R口電路結構示意圖。
【具體實施方式】
[0009] W下結合附圖實施例對本發明作進一步詳細描述。
[0010] 一種基于晶體管級的與/異或口電路，包括第一傳輸口邏輯模塊、第二傳輸口邏 輯模塊和互補CMOS邏輯模塊，第一傳輸口邏輯模塊包括第四PM0S管P4、第走PM0S管P7、 第四NM0S管M和第^;：NM0S管N7,第二傳輸口邏輯模塊包括第五PM0S管？5、第六PM0S管 P6、第五NM0S管N5和第六NM0S管N6,互補CMOS邏輯模塊包括第一PM0S管P1、第二PM0S 管P2、第SPM0S管P3、第八PM0S管P8、第一NM0S管N1、第二NM0S管N2、第SNM0S管N3 和第八NM0S管N8,第一PM0S管P1的源極、第二PM0S管P2的源極、第SPM0S管P3的源極 及第八P