一種高速低功耗逐次逼近型模數轉換器的制造方法
【技術領域】
[0001] 本發明屬于模擬或數模混合集成電路技術領域，具體涉及一種高速低功耗逐次逼 近型模數轉換器。
【背景技術】
[0002] 近年來，隨著CMOS集成電路工藝水平的不斷提高，對逐次逼近型模數轉換器的研 宄也隨之深入。以下將對兩種傳統結構的逐次逼近型模數轉換的優點和缺點進行簡單分 析。
[0003] 對于傳統Ibit per circle結構的逐次逼近型模數轉換器，通常采用一個電容陣 列和一個比較器的結構，其原理圖如圖1所示，其工作原理為：當電路處于采樣階段時，采 樣開關Sl導通，電容陣列DAC的采樣極板對輸入信號VIN+和VIN-進行采樣，非采樣極板 接共模電壓VCM，采樣階段結束后，開關Sl斷開，比較器COMP對電容陣列DAC采樣極板上的 電壓VP和VN進行逐次比較，每次比較周期輸出一個數字碼，通過比較器每一次比較后的一 個輸出結果，從最高位到最低位逐級控制電容陣列DAC中的每一位電容，直至逐次逼近過 程結束。這種結構的優點是結構比較簡單，在每個比較周期中只需要一個電容完全建立，所 需的建立時間較短，即使某個電容不能完全建立，也可以通過在后級插入冗余位的方式來 進行補償，但其缺點在于，對于一個N位的逐次逼近型模數轉換器，需要至少N個比較周期 才能得到最終的結果，因而很難適應高速應用的要求。
[0004] 基于上述問題，出現了 2bits per circle結構的逐次逼近型模數轉換器，該種結 構通常采用一個電容陣列和三個比較器，其原理圖如圖2所示，其工作原理為：當電路處 于采樣階段時，采樣開關Sl導通，電容陣列DAC的采樣極板對輸入信號VIN+和VIN-進行 采樣，非采樣極板接共模電壓VCM，采樣階段結束后，開關Sl斷開，比較器C0MP1、C0MP2和 C0MP3對電容陣列DAC采樣極板上的電壓VP和VN進行逐次比較，由于三個比較器的存在， 可以將采樣極板上的電壓VP與VN之差和三個基準電壓同時進行比較，然后通過編碼電路 ENCODE，將三個比較器每一次比較后輸出的三位溫度計碼轉換為兩位二進制碼，即每次比 較周期輸出兩個數字碼C0DEM/C0DEL，通過三個比較器每一次比較后的一個輸出結果，從最 高位到最低位逐級控制電容陣列DAC中的每兩位電容，直至逐次逼近過程結束。因此，對于 一個N位的逐次逼近型模數轉換器，只需要N/2個比較周期就能得到最終的結果，相比于傳 統Ibit per circle結構的逐次逼近型模數轉換器，其工作速度為原來的兩倍，大大提高了 逐次逼近型模數轉換器的工作速度。但是，本發明的發明人經過研宄發現，這種結構也存在 其自身的缺點：由于在每個逼近周期中需要兩個電容同時建立，當需要最高位和次高位電 容同時完全建立時，會需要很長的建立時間，嚴重影響整個電路的工作速度，且存在建立不 完全的風險，同時也很難采用插入冗余位的方法在此后的逼近過程中進行補償。所以，上述 兩種逐次逼近型模數轉換器都存在一定的問題。
【發明內容】
[0005] 針對現有技術存在的技術問題，本發明提供一種新型高速低功耗逐次逼近型模數 轉換器，除了保留現有Ibit per circle結構和2bit per circle結構逐次逼近型模數轉 換器的各種優點外，同時還能夠降低其功耗，進一步減小大電容建立不完全的風險。
[0006] 為了實現上述目的，本發明采用如下技術方案：
[0007] 一種高速低功耗逐次逼近型模數轉換器，包括：
[0008] 開關S2、采樣開關Sl和S3,適于根據采樣信號進行導通，且當電容陣列DACl的電 容做完相應的切換時，開關Sl和S3仍然保持斷開，而開關S2第二次導通；
[0009] 電容陣列DACl和DAC2,適于電路處于采樣階段且當開關S1、S2和S3同時閉合時， 其采樣極板同時對輸入信號VIN+和VIN-進行采樣；并適于當電容陣列DACl的電容做完相 應的切換時，電容陣列DAC2的電容非采樣極板重新置位為采樣時的狀態，而電容陣列DACl 的電容保持切換后的狀態，此后，電容陣列DAC2會再經歷一次逐次逼近的過程，電容陣列 DACl保持切換后的狀態；
[0010] 比較器COMPUCOMP2和COMP3,適于電路處于采樣結束后且當開關S1、S2和S3同 時斷開時，將電容陣列DACl和DAC2采樣極板上的電壓VP與VN之差和三個基準電壓同時 進行比較，三個比較器每次比較輸出一個三位溫度計碼；或使能一個比較器，每次比較輸出 一位溫度計碼；
[0011] 編碼電路，適于將該三位或一位溫度計碼轉換為兩位或一位二進制碼，實現每個 比較周期輸出兩位或一位數字碼；
[0012] 與電容陣列DACl對應的開關陣列SWl以及與電容陣列DAC2對應的開關陣列SW2， 適于將每個比較周期產生的兩位或一位數字碼，同時依次從最高位到最低位逐級控制電容 陣列DAC2和DACl相應的兩位或一位電容接對應的基準電壓，當電容陣列DAC2的電容都接 上對應的基準電壓時，電容陣列DACl的電容需要通過開關陣列SWl做要么保持接共模電 壓，要么切換到正負基準電壓的切換；
[0013] 移位寄存器和數字校正單元，適于對每個比較周期輸出的兩個數字碼進行整合后 并燈輸出。
[0014] 本發明提供的高速低功耗逐次逼近型模數轉換器，除了保留現有Ibit per circle結構和2bit per circle結構逐次逼近型模數轉換器的各種優點外，還實現了低功 耗，進一步降低了高位大電容建立不完全的風險，且不需要加入冗余位電容來補償前級大 電容建立不完全所造成的誤差；同時，還可通過隨機化選通三個比較器來減小比較器所帶 來的固有誤差。
[0015] 進一步，所述電容陣列DACl為高位電容陣列，其包括N個并聯的電容，N可以為偶 數也可以為奇數，N個電容大小從最高位到最低位依次為2 (2M)C，2(2N_2)C，…，2(N+1)C，2 NC，其 中C為單位電容的容值；電容陣列DAC2為低位電容陣列，其包括N+1個并聯的電容，N+1個 電容大小從最高位到最低位依次為2 (Ν_υ(：，2(Ν_2)(：，…，2C，C，C，其中C為單位電容的容值， DAC2中的最低位電容C的非采樣極板始終接共模電壓VCM。
[0016] 進一步，所述電容陣列DACl和DAC2的采樣極板可通過采樣開關Sl和S3進行采 樣，并可通過開關S2來控制這兩個采樣極板是否連接在一起。
[0017] 進一步，所述編碼電路包括低位數字碼產生電路、高位數字碼產生電路和選擇電 路，該低位數字碼產生電路包括一個同或門和一個與門，同或門的兩個輸入端與比較器 C0MP2和C0MP3的正向輸出端連接，與門的兩個輸入端與同或門的輸出端和比較器COMP 1的 正向輸出端連接，與門的輸出端產生兩位數字碼中的低位，記為CODEL ;該高位數字碼產生 電路包括一個與門和一個或門，與門的兩個輸入端與比較器COMPl和C0MP2的正向輸出端 連接，或門的兩個輸入端與與門的輸出端和比較器C0MP3的正向輸出端連接，或門的輸出 端產生兩位數字碼中的高位，記為CODEM ;所述C0DEUC0DEM和C0MP2的正向輸出端通過選 擇電路輸出。
[0018] 進一步，所述模數轉換器還包括與每個所述比較器輸出端對應連接的與非門，該 與非門的輸出端輸出時鐘信號Valid。
[0019] 進一步，所述移位寄存器包括N個D觸發器DFF1、N-I個反相器和N個D觸發器 DFF2, N為不小于3的正整數；其中，所述時鐘信號Valid與每個D觸發器DFFl的時鐘端相 連，第一個至