占空比校準電路的制作方法
【技術領域】
[0001]本發明涉及集成電路制造領域，特別涉及一種占空比校準電路。
【背景技術】
[0002]隨著集成電路工藝的不斷發展，芯片的工作速度持續提高，工作速度的提高意味著更苛刻的時序精度，因此，對系統時鐘性能的要求也在不斷的提高。時鐘的占空比是時鐘性能中一個比較重要的性能指標。占空比(Duty Cycle)通常指在一串理想的脈沖周期序列中，正脈沖的持續時間與脈沖周期的比值。如:占空比為50%則意味著高電平時鐘周期的寬度等于低電平時鐘周期的寬度。就目前而言，50%的占空比對數據的傳輸較有利，也是系統穩定工作的必要條件之一。例如:對于雙倍速率同步動態隨機存儲器(DDR-SDRAN，DoubleDate Synchronous Dynamic Random Access Memory)而言，其是一個時鐘周期內傳輸兩次數據，即在時鐘的上升沿和下降沿各傳輸一次數據，因此，時鐘占空比達到50%就顯得尤為重要。
[0003]在實際應用場合中，由于需要較高的頻率和嚴格的同步，系統時鐘一般通過時鐘數據恢復電路(CDR，Clock and Date Recovery)，鎖相環(PLL，Phase-LockLoop)或延遲鎖相環(DLL，Delay-Locked Loop)來產生。由于電路設計本身產生的失配和芯片制造過程中工藝與仿真模型的偏差，經倍率、同步后產生的時鐘往往不能保證50%的占空比。此外，即使產生的時鐘占空比為嚴格的50%，在之后的時鐘信號的傳輸過程中，由于傳輸鏈路中存在的系統及工藝偏差，占空比也會發生失調，且在頻率較高的情況下，占空比的失調甚至可以使得時鐘信號不能正常翻轉，因此導致嚴重的時序錯誤。故除了對PLL，DLL產生的系統時鐘的占空比進行調整外，也需要對輸入時鐘的占空比進行調整。
[0004]占空比校準電路廣泛應用于需要50%占空比的數字模擬電路中，這些電路需要同時用到輸入時鐘的上升沿和下降沿，例如DDR-SDRAM，Half-rate CDR，DLL和PLL等。通常占空比校準電路分為數字占空比校準和模擬占空比校準兩類。數字占空比校準電路存在校準范圍小的問題。模擬占空比校準電路通常需要積分器和大電容，存在面積大和校準時間長的問題。
[0005]如圖1所示，現有的占空比校準電路，CKin為輸入信號，Ckout為經過調整后的信號。具體地，現有的占空比校準電路通過環形振蕩器R0(Ring OScillator)和電荷泵CP2對電容C2充放電，產生代表50%脈寬的參考電壓Vref。輸入信號CKin經過脈寬調整電路100后得到調整后的信號CKout，該信號CKout被另一電荷泵CPl與電容Cl檢測脈寬，并與參考電壓Vref比較。如果Ckout的脈寬小于50%，則延長電容Cl充電時間，使電容Cl 一端的電壓VC升高至電壓VC >參考電壓Vref，從而使電容C3上的控制電壓升高，進而調整脈寬調整電路100，使信號CKout的脈寬增加，如此反復檢測、反饋、調整直至信號CKout的脈寬為50%，該模擬的方式需要用到三個電容Cl、C2、C3，面積較大，且校準需要用到積分器，校準時間較長。
【發明內容】
[0006]本發明提供一種占空比校準電路，以解決現有技術中占空比校準電路面積大、校準時間長的問題。
[0007]為解決上述技術問題，本發明提供一種占空比校準電路，包括:信號選擇電路，環形振蕩電路以及雙向計數電路，其中:信號選擇電路，輸入第一時鐘信號，輸出第二時鐘信號；環形振蕩電路，輸入所述第二時鐘信號，輸出第三時鐘信號和第四時鐘信號；雙向計數電路，輸入第二、第三、第四時鐘信號，輸出控制信號至信號選擇電路。
[0008]作為優選，所述信號選擇電路包括多路模擬開關、延時單元和第一與門；其中，所述多路模擬開關，用于選擇第一時鐘信號的極性，輸出占空比大于50%的第一時鐘信號；延時單元，輸入占空比大于50%的第一時鐘信號，輸出延遲信號；第一與門，一輸入端輸入占空比大于50%的第一時鐘信號，另一輸入端輸入延遲信號，輸出第二時鐘信號。
[0009]作為優選，所述延時單元采用可調延時單元。
[0010]作為優選，所述信號選擇電路還包括累加器，所述累加器的一輸入端連接至雙向計數電路的輸出端，另一輸入端輸入所述第二時鐘信號，所述累加器的輸出端連接至延時單元的輸入端。
[0011]作為優選，所述第一時鐘信號分兩路，一路直接輸入到所述多路模擬開關的輸入端，另一路通過反相器反相后輸入到所述多路模擬開關的輸入端。
[0012]作為優選，所述環形振蕩電路包括:第一振蕩電路和第二振蕩電路，其中，第一振蕩電路，輸入第二時鐘信號，輸出第三時鐘信號；第二振蕩電路，輸入第二時鐘信號，輸出第四時鐘信號。
[0013]作為優選，所述第一振蕩電路包括第二與門和與所述第二與門串接的若干反相器，所述第二與門的一輸入端輸入第二時鐘信號，另一輸入端與第一振蕩電路的輸出端連接。
[0014]作為優選，所述第二振蕩電路包括第三與門和與所述第三與門串接的若干第三反相器，所述第三與門的一輸入端反相接收第二時鐘信號，另一輸入端與第二振蕩電路的輸出端連接。
[0015]作為優選，所述雙向計數電路包括:或門和雙向計數器，所述或門的輸入端接收第三、第四時鐘信號，輸出第五時鐘信號，所述雙向計數器接收第五時鐘信號和第二時鐘信號，輸出控制信號。
[0016]作為優選，所述第二時鐘信號為高電平時，所述雙向計數器為加法器；所述第二時鐘信號為低電平時，所述雙向計數器為減法器。
[0017]作為優選，所述占空比校準電路的校準時間=abs (第一時鐘信號占空比-50% ) X Tin/(2 X Trosc)，其中，Tin是第一時鐘信號的時鐘周期，Trosc是環形振蕩電路的時鐘周期。
[0018]與現有技術相比，本發明的占空比校準電路，包括:信號選擇電路，環形振蕩電路以及雙向計數電路，其中:信號選擇電路，輸入第一時鐘信號，輸出第二時鐘信號；環形振蕩電路，輸入所述第二時鐘信號，輸出第三時鐘信號和第四時鐘信號；雙向計數電路，輸入第二、第三、第四時鐘信號，輸出控制信號至信號選擇電路。本發明的占空比校準電路基于環形振蕩電路和雙向計數電路，無需使用電容，占用面積較現有的占空比校準電路小，無需使用積分器，校準時間大大降低。
【附圖說明】
[0019]圖1為現有的占空比校準電路圖；
[0020]圖2為本發明一【具體實施方式】中占空比校準電路圖；
[0021]圖3為本發明一【具體實施方式】中占空比校準電路的一種工作時序圖。
【具體實施方式】
[0022]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。需說明的是，本發明附圖均采用簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0023]如圖2所示，本發明提供一種占空比校準電路，包括:信號選擇電路1，環形振蕩電路2以及雙向計數電路3。
[0024]其中:所述信號選擇電路I的輸出端與所述環形振蕩電路2的輸入端連接，用于輸入第一時鐘信號CKin，輸出第二時鐘信號CKout ;所述環形振蕩電路2，輸入所述第二時鐘信號CKout，輸出第三時鐘信號B和第四時鐘信號C ;雙向計數電路3，輸入第二、第三、第四時鐘信號CKout、B、C，輸出控制信號D至信號選擇電路I。
[0025]具體地，所述信號選擇電路I包括多路模擬開關(MUX) 11、延時單元12、第一與門13以及累加器(ACC) 14。
[0026]所述多路模擬開關11用于選擇第一時鐘信號CKin的極性，輸出占空比大于50%的第一時鐘信號CKin。具體地，所述第一時鐘信號CKin分兩路，一路直接輸入到所述多路模擬開關11的輸入端，另一路通過第一反相器4反相后輸入到所述多路模擬開關11的輸入端。
[0027]所述延時單元12采用可調延時單元(DL)，輸入端與多路模擬開關11的輸出端連接，延時單元12的輸出端連接至第一與門13的一輸入端。具體地，延時單元12輸入占空比大于50%的第一時鐘信號CKin，輸出延遲信號A。
[0028]所述第一與門13的一輸入端輸入占空比大于50%的第一時鐘信號CKin，另一輸入端輸入延遲信號A，輸出第二時鐘信號CKout，該第一與門13的輸出端與環形振蕩電路2的輸入端連接。
[0029]所述累加器14的一輸入端連接至雙向計數電路3的輸出端，另一輸入端輸入第二時鐘信號CKout，所述累加器14的輸出端連接至延時單元12的輸入端。
[0030]繼續參照圖2，所述環形振蕩電路2包括:第一振蕩電路210和第二振蕩電路220，其中，第一振蕩電路210輸入第二時鐘信號CK