一種防止錯鎖的延遲鎖相環及其鎖相方法
【專利說明】
【技術領域】
[0001]本發明屬于鎖相環技術領域，特別涉及一種防止錯鎖的延遲鎖相環及其鎖相方法。
【【背景技術】】
[0002]請參閱圖1至圖2所示，延遲鎖相環(Delay-Locked Loop，DLL)的工作原理:
[0003]輸入時鐘進入DLL延遲鏈，經過延遲后產生輸出時鐘，輸出時鐘經過反饋電路后產生反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出UP或DN的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。輸入時鐘采樣到反饋時鐘的高電平時，up = l，dn = O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = I，up = O ο
[0004]DLL邏輯控制電路的有限狀態機(FSM)開始檢測DLL鑒相器輸出的Up信號是否為0，如果Up = O ;請參閱圖2所示，有限狀態機的狀態O:
[0005]Up = O ；
[0006]tdO = tdllmin+tfb ；
[0007]強制增加tdll;
[0008]狀態機繼續檢測up ；
[0009]其中，tdO為輸入時鐘和反饋時鐘的初始相位差；dllmin為初始時刻dll延遲鏈的延遲時間；tfb為反饋電路的延遲時間；tdll為dll延遲鏈的延遲時間。
[0010]DLL邏輯控制電路的有限狀態機(FSM)繼續檢測DLL鑒相器輸出的Up信號，如果Up = I ;請參閱圖3所示，有限狀態機從狀態O進入狀態1:
[0011]tdl = tdll+tfb ；
[0012]強制增加tdll;
[0013]狀態機檢測dn;
[0014]其中，tdl為有限狀態機處于狀態I時輸入時鐘和反饋時鐘的相位差。
[0015]DLL邏輯控制電路的有限狀態機(FSM)檢測DLL鑒相器輸出的dn信號，如果dn =I ;請參閱圖4所示，有限狀態機從狀態I進入狀態2:
[0016]td2 = tdll+tfb = TCK ；
[0017]DLL鎖定。在狀態2，如果dn = I，減少tdll ;如果up = I，增加tdll ;以此來保證反饋時鐘的上升沿和輸入時鐘的上升沿一直是對齊的。
[0018]其中，td2為有限狀態機處于狀態2時輸入時鐘和反饋時鐘的相位差；TCK為時鐘周期；
[0019]然而現有DLL鎖定方法存在的問題:
[0020]由狀態I跳變到狀態2的條件是up = I跳變到dn = 1，即輸入時鐘從采樣反饋時鐘的高電平變到采樣反饋時鐘的低電平。如果輸入時鐘的上升沿或者反饋時鐘的下降沿有抖動，如圖5所示，up出現了錯誤的由I跳變到0，dn由O跳變到I，狀態機也會錯誤的由狀態I跳變到狀態2，那么就是輸入時鐘的上升沿和反饋時鐘的下降沿對齊，而DLL的目標是輸入時鐘的上升沿和反饋時鐘的上升沿對齊。
【
【發明內容】
】
[0021]本發明的目的在于提供一種防止錯鎖的延遲鎖相環及其鎖相方法，以防止延遲鎖相環鎖錯。
[0022]為了實現上述目的，本發明采用如下技術方案:
[0023]一種防止錯鎖的延遲鎖相環，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。
[0024]優選的，固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產生反饋時鐘_1。
[0025]優選的，反饋時鐘和反饋時鐘_1之間的延遲固定或者可調。
[0026]優選的，第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
[0027]優選的，輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出up和dn，對反饋時鐘_1采樣后第二鑒相器輸出up_l和dn_l:輸入時鐘采樣到反饋時鐘的高電平時，up = 1，dn = O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1，up =O ;輸入時鐘采樣到反饋時鐘_1的高電平時，up_l = 1，dn_l = O ;輸入時鐘采樣到反饋時鐘_1的低電平時，dn_l = 1，up_l = Oo
[0028]一種防止錯鎖的延遲鎖相方法，包括:
[0029]I)、邏輯控制電路開始檢測第一鑒相器輸出的Up信號是否為0，如果Up = O ;有限狀態機的狀態O:
[0030]Up = O ；
[0031]tdO = tdllmin+tfb ；
[0032]強制增加tdll;
[0033]其中，tdO為輸入時鐘和反饋時鐘的初始相位差；dllmin為初始時刻延遲鏈的延遲時間；tfb為反饋電路的延遲時間；tdll為延遲鏈的延遲時間；
[0034]2)、邏輯控制電路繼續檢測第一鑒相器輸出的Up信號，如果Up = I ;有限狀態機從狀態O進入狀態1:
[0035]tdl = tdll+tfb ；
[0036]強制增加tdll;
[0037]其中，tdl為有限狀態機處于狀態I時輸入時鐘和反饋時鐘的相位差；
[0038]3)、邏輯控制電路接著檢測第二鑒相器輸出的dn_l信號，如果dn_l = 1，有限狀態機從狀態I進入狀態2:
[0039]td2 = tdll+tfb ；
[0040]DLL處于即將鎖定狀態；
[0041]其中，td2為有限狀態機處于狀態2時輸入時鐘和反饋時鐘的相位差；
[0042]4)、邏輯控制電路接著檢測第一鑒相器輸出的up信號和dn信號:
[0043]如果up = 1，增加 tdll ;
[0044]如果dn = I，有限狀態機從狀態2進入狀態3:
[0045]td3 = tdll+tfb = tck ；DLL 鎖定；
[0046]其中，td3為有限狀態機處于狀態3時輸入時鐘和反饋時鐘的相位差。
[0047]優選的，DLL鎖定之后邏輯控制電路繼續檢測第一鑒相器輸出的up信號和dn信號:如果up = 1，增加tdll ;如果dn = 1，減少tdll，以保證輸入時鐘的上升沿和反饋時鐘的上升沿始終對齊。
[0048]優選的，輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出up和dn，對反饋時鐘_1采樣后第二鑒相器輸出up_l和dn_l:輸入時鐘采樣到反饋時鐘的高電平時，up = 1，dn = O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1，up =
O;輸入時鐘采樣到反饋時鐘_1的高電平時，up_l = 1，dn_l = O ;輸入時鐘采樣到反饋時鐘_1的低電平時，dn_l = 1，up_l = Oo
[0049]相對于現有技術，本發明具有有益效果:
[0050]本發明一種防止錯鎖的延遲鎖相環及其鎖相方法，在狀態I強制增加tdll但檢測dn_l，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，輸入時鐘的上升沿離反饋時鐘_1的低電平至少有δ的距離，不會出現錯誤的dn_l = I ;只有當tdll強制增加，直到輸入時鐘的上升沿和反饋時鐘_1的上升沿相遇，才可能出現dn_l = I,即狀態機由狀態I進入狀態2 ;本發明能有有效的防止輸入時鐘錯誤的鎖定在反饋時鐘的下降沿。
【【附圖說明】】
[0051]圖1為現有DLL電路結構的示意圖；
[0052]圖2為現有DLL電路結構的有限狀態機的狀態O的示意圖；
[0053]圖3為現有DLL電路結構的有限狀態機的狀態I的示意圖；
[0054]圖4為現有DLL電路結構的有限狀態機的狀態2的不意圖；
[0055]圖5為Up錯誤的由I跳變到O的示意圖；
[0056]圖6為本發明一種防止錯鎖的延遲鎖相環的示意圖；
[0057]圖7為本發明的有限狀態機的狀態O的示意圖；
[0058]圖8為本發明的有限狀態機的狀態I的示意圖；
[0059]圖9為本發明的有限狀態機的狀態2的示意圖；
[0060]圖10為本發明的有限狀態機的狀態3的示意圖。