Rf邏輯分頻器的制造方法
【技術領域】
[0001]本發明總體涉及分頻器，并且具體地涉及射頻(RF)邏輯分頻器。
【背景技術】
[0002]圖1示出常規的鎖相環(PLL) 100的示例。在操作中，相位/頻率檢測器(PFD) 102能夠基于基準信號REF與反饋信號FB之間的比較來為電荷泵104產生上升信號UP和下降信號DN。然后電荷泵104能夠基于該信號UP和DN改變保持在低通濾波器(LPF) 106上的電荷。然后保持在LPF 106上的電荷可以被壓控振蕩器(VCO) 108使用以產生輸出信號F0UT，并且輸出信號FOUT可以被分頻器110劃分以產生反饋信號FB。因此，輸出信號FOUT的頻率可以選自基準信號REF。
[0003]PLL(如PLL 110)可以被用在RF合成器中，該PLL可以例如產生用于RF調制器的本地振蕩器信號，并且分頻器(如分頻器110)可以是基于動態邏輯的分頻器或電流模式邏輯分頻器。作為數字動態邏輯分頻器的示例，該數字動態邏輯分頻器包括兩個三態逆變器(例如，晶體管Ql至Q8)，這兩個三態逆變器彼此串聯耦合以形成圖2中可以看到的環路。這些三態逆變器(例如，晶體管Ql至Q8)耦合在電壓軌VDD和VSS之間，并且耦合到VC0108的VCO端子，以便接收信號CLK和CLKB。然而，這些分頻器可能具有非常高的電流消耗，這使得它們對低電流(例如，亞毫安)無線電是不切實際的。因此，存在對具有較低電流消耗的改進的分頻器的需求。
[0004]美國專利US 4，119，867中描述了常規電路的示例。
【發明內容】
[0005]本申請提供一種裝置，其包括:以環形結構彼此串聯耦合的多個鎖存器，其中每個鎖存器包括:具有第一時鐘端子和第二時鐘端子的三態逆變器；耦合到第一時鐘端子的第一電阻電容(RC)網絡；以及耦合到第二時鐘端子的第二 RC網絡；以及偏置網絡，其具有耦合到每個鎖存器的第一 RC網絡的第一偏置電壓發生器；和耦合到每個鎖存器的第二 RC網絡的第二偏置電壓發生器。
[0006]在示例性實施方式中，第一 RC網絡可以進一步包括電容器和電阻器，該電容器耦合到第一時鐘端子并被配置為接收時鐘信號，并且該電阻器耦合到第一時鐘端子和第一偏置電壓發生器。
[0007]電容器、電阻器和時鐘信號可以進一步包括第一電容器、第一電阻器和第一時鐘信號，并且其中第二 RC網絡進一步包括:電容器，其耦合到第一時鐘端子并被配置為接收時鐘信號；以及電阻器，其耦合到第一時鐘端子和第一偏置電壓發生器。
[0008]該三態逆變器可以進一步包括:輸入端子；輸出端子；第一 PMOS晶體管，其柵極耦合到輸入端子；第二 PMOS晶體管，其源極耦合到第一 PMOS晶體管的漏極，其柵極耦合到第一時鐘端子，并且其漏極耦合到輸出端子；第一 NMOS晶體管，其柵極耦合到第二時鐘端子，并且其漏極耦合到輸出端子；以及第二 NMOS晶體管，其漏極耦合到第一 NMOS晶體管的源極，并且其柵極耦合到輸入端子。
[0009]該第一偏置電壓發生器可以進一步包括:第三PMOS晶體管，其柵極和漏極耦合到每個鎖存器的第一電阻器；以及可調電流源，其耦合到第三PMOS晶體管的柵極和漏極。
[0010]該可調電流源可以進一步包括第一可調電流源，并且其中第二偏置電壓發生器進一步包括:第三NMOS晶體管，其柵極和漏極耦合到每個鎖存器的第二電阻器；以及可調電流源，其耦合到第三NMOS晶體管的柵極和漏極。
[0011]本發明還提供一種裝置，其包括:第一鎖存器，其具有:第一三態逆變器，其具有第一輸入端子、第一輸出端子、第一時鐘端子和第二時鐘端子；第一電阻電容(RC)網絡，其耦合到第一時鐘端子，其中第一 Re網絡被配置為接收第一時鐘信號；以及第二 RC網絡，其耦合到第二時鐘端子，其中第二 RC網絡被配置為接收第二時鐘信號；第二鎖存器，其具有:第二三態逆變器，其具有第二輸入端子、第二輸出端子、第三時鐘端子和第四時鐘端子，其中第二輸出端子耦合到第一輸入端子；第三電阻電容(RC)網絡，其耦合到第三時鐘端子，其中第三RC網絡被配置為接收第二時鐘信號；以及第四RC網絡，其耦合到第四時鐘端子，其中第四RC網絡被配置為接收第一時鐘信號；偏置網絡，其具有:第一偏置電壓發生器，其耦合到第一和第三RC網絡；和第二偏置電壓發生器，其耦合到第二和第四RC網絡；以及逆變器，其親合到第一輸出端子和第二輸入端子。
[0012]在示例性實施方式中，第一、第二、第三和第四RC網絡中的每一個可以進一步包括:耦合到其時鐘端子的電容器；以及耦合到其時鐘端子和其偏置電壓發生器的電阻器。
[0013]第一和第二三態逆變器中的每一個可以進一步包括:第一 PMOS晶體管；第二 PMOS晶體管，其源極耦合到第一 PMOS晶體管的漏極；第一 NMOS晶體管，其漏極耦合到第二 PMOS晶體管的漏極；以及第二 NMOS晶體管，其漏極耦合到第一 NMOS晶體管的源極并且其柵極耦合到第一 PMOS晶體管的柵極。
[0014]所提供的裝置還可以包括:相位/頻率檢測器(PFD)，其被配置為接收基準信號；電荷泵，其耦合到PFD ;低通濾波器(LPF)，其耦合到電荷泵；電壓控制器振蕩器(VCO)，其耦合到LPF，其中VCO具有第一 VCO端子和第二 VCO端子；以及分頻器，其具有:第一鎖存器，其具有:第一三態逆變器，其具有第一輸入端子、第一輸出端子、第一時鐘端子和第二時鐘端子；第一電阻電容(RC)網絡，其耦合到第一時鐘端子，其中第一 RC網絡耦合到第一 VCO端子；以及第二RC網絡，其耦合到第二時鐘端子，其中第二RC網絡耦合到第二 VCO端子；第二鎖存器，其具有:第二三態逆變器，其具有第二輸入端子、第二輸出端子、第三時鐘端子和第四時鐘端子，其中第二輸出端子耦合到第一輸入端子和PFD ;第三電阻電容(RC)網絡，其耦合到第三時鐘端子，其中第三RC網絡耦合到第二 VCO端子；以及第四RC網絡，其耦合到第四時鐘端子，其中第四RC網絡耦合到第一 VCO端子；偏置網絡，其具有:第一偏置電壓發生器，其耦合到第一和第三RC網絡；和第二偏置電壓發生器，其耦合到第二和第四RC網絡；以及逆變器，其耦合到第一輸出端子和第二輸入端子。
[0015]該VCO可以被配置為通過第一和第二 VCO端子輸出第一和第二時鐘信號，并且其中第二時鐘信號是第一時鐘信號的反相。該分頻器可以被配置為二分劃分第一和第二時鐘信號。
【附圖說明】
[0016]圖1是常規PLL的示例的示意圖；
[0017]圖2是在圖1的PLL內的常規分頻器的示例的示意圖；以及
[0018]圖3是根據本發明可以在圖1的PLL中使用的分頻器的示例的示意圖。
【具體實施方式】
[0019]圖3示出分頻器200的示例。如該示例所示，分頻器200是二分分頻器，并且該分頻器200可以替代PLL 100中的分頻器110。分頻器200通常包括級聯鎖存器202-1和202-2，級聯鎖存器202-1和202-2耦合在一起以形成環路，其中逆變器204 (其通常包括PMOS晶體管Q13和NMOS晶體管Q14)插入在其間。可以添加額外級(例如，鎖存器和逆變器)以增加分頻比(divis1n rat1)。這些鎖存器202-1和202-2可以接收時鐘信號CLK和CLKB(其例如并且如圖所示彼此互為反相)，并且產生輸出信號OUT。也包括偏置網絡206以提供偏置電壓PBIAS和NBIAS給鎖存器202-1和202-2。
[0020]在操作中，分頻器200能夠接收例如時鐘信號CLK和CLKB (其在該示例中形成能夠從VCO 108的VCO端子提供的差分時鐘信號)，并且產生例如單端輸出信號0UT，該單端輸出信號OUT的頻率為差分時鐘信號CLK/CLKB的二分之一。這些鎖存器202-1和202-2通常包括三態逆變器(例如，MOS晶體管Q9至Q12和Q15至Q18)，這些三態逆變器具有輸入端子、輸出端子和時鐘端子以及電阻電容(RC)網絡(例如，R1/C1至R4/C4)。在該示例中，信號CLKB通過RC網絡(例如，R1/C1至R4/C4)被施加到三態逆變器的時鐘端子(例如，PMOS晶體管QlO和NMOS晶體管Q16的柵極)，并且在該示例中，信號CLK通過RC網絡(例如，R2/C2和R3/C3)被施加到三態逆變器的時鐘端子(例如，NMOS晶體管Qll和PMOS晶體管Q17的柵極)。在該示例中，電容器Cl至C4的電容應當大于晶體管Q10、QlU Q16和Q17的電容。這可以允許鎖存器202-1和202-2在差分時鐘信號CLK/CLKB的適當邊緣切換。
[0021]為了允許鎖存器202-1和202-2使用較低動態電流來操作，晶體管QlO、Ql 1、Q16和Q17的柵極可以被偏置。特別地，通過電阻器Rl和R3施加的偏置電壓PBIAS和通過電阻器R2和R4施加的偏置電壓NBIAS使得晶體管Q10、Q11、Q16和Q17的柵極電壓在操作期間接近或高于它們相應的閾值電壓。這意味著施加到晶體管Q10、Q11、Q16和Q17的柵極的較小電壓可以促使鎖存器202-1和202-2進行切換。通常，偏置電壓PBIAS和NBIAS可以通過使用可調電流源208和210 (例如，電流數模轉換器或DAC)和二極管連接的晶體管Q19和Q20來產生。如該示例所示，PMOS晶體管Q19可以是PMOS晶體管QlO和Q16的按比例縮放版本，并且NMOS晶體管Q