應用于單端sar adc的二進制電容陣列及其冗余校準方法
【技術領域】
[OOOU 本發明設及一種應用于單端SAR ADC的二進制電容陣列冗余校準方法，屬于SAR ADC校準技術。
【背景技術】
[0002] 高精度SAR ADC(逐次逼近寄存器型的模擬數字轉換器）由于其熱噪聲對性能的 限制，其比較器輸入端的等效電容需要較大，因而DAC(數字模擬轉換器）便需要大的單位 電容，建立時間因而受到限制，難W提高。并且由于大電容容易出現不完全建立而導致比較 器的誤判從而產生動態誤差，影響SAR ADC整體的線性度。
[0003] 傳統非二進制電容陣列盡管能夠實現冗余校準，允許建立不完全而引起的動態誤 差的存在，提高了 SAR ADC的速度，但是需要額外增加許多轉換周期，且非二進制電容陣列 需要ROM記錄每一位的權重，W及最后的輸出碼的復雜計算，大大增加了系統的復雜性，并 且非二進制電容陣列在版圖上難W實現匹配設計。近些年來提出了全差分結構的二進制電 容陣列冗余算法，但是其操作并不能夠適用于單端結構的SAR ADC。
【發明內容】
[0004] 發明目的；為了克服現有技術中存在的不足，本發明提供一種單端SAR ADC二進 審IJ電容陣列及其冗余校準方法，結合了 SAR ADC單端操作的小復雜度W及小面積優點，并通 過冗余校準提高其精度W及線性度表現。
[000引技術方案：為實現上述目的，本發明采用的技術方案為：應用于單端SAR ADC的二 進制電容陣列，包括加法冗余校準電容和減法冗余校準電容；所述加法冗余校準電容和減 法冗余校準電容插在二進制電容陣列的某一位Ci之后，且兩者電容值與Ci電容值相同，其 校準范圍與Ci所代表的電壓權重相同，為： Vref ：
[0006] 少 2'
[0007] 其中；Vref為參考電源電壓；N為二進制電容陣列的總位數；i為所插入二進制電 容陣列的某一位Ci的位數，i = (N-1)~0 ;所述總位數和Ci的位數均為不考慮加法冗余 校準電容和減法冗余校準電容時的位數；
[000引所述加法冗余校準電容參考電平復位狀態的連接方式與Ci參考電平復位狀態的 連接方式相同，減法冗余校準電容參考電平復位狀態的連接方式與加法冗余校準電容參考 電平復位狀態的連接方式相反，即減法冗余校準電容的gnd對應的是加法冗余校準電容的 化ef，減法冗余校準電容的化ef對應的是加法冗余校準電容的gnd，通過相反的參考電平 操作來實現相減操作。
[0009] 本發明還提供應用于單端SAR ADC的二進制電容陣列實現的冗余校準方法，具體 步驟如下：
[0010] 步驟一、將加法冗余電容和減法冗余電容復位，即加法冗余電容的下極板連接到 gnd的開關閉合，減法冗余電容的下極板連接到化ef的開關閉合；并對除加法冗余電容和 減法冗余電容W外的二進制電容采樣；
[0011] 步驟二、自高位向低位依次對二進制電容陣列的電容進行轉換，當轉換到校準電 容所在的第i位Ci時，如果Ci位比較器輸出結果為1，下一個轉換切換到加法冗余校準電 容，對加法冗余校準電容進行猜1，即將加法冗余電容的下極板從gnd連接到化ef，即可獲 得冗余校準碼bir，如果bir = 1，則將加法冗余電容的下極板連接在化ef不變，再進行第 i-1位的轉換；如果bir = 0,則將加法冗余電容的下極板連接到gnd，再進行第i-1位的轉 換；
[0012] 如果第i位Ci比較器的輸出結果為0,將Ci下極板連接到gnd，下一個轉換切換 到減法冗余校準電容，對減法冗余校準電容不進行任何操作，直接得出冗余校準碼MR，如 果MR = 1，說明沒有出現需要減法的錯誤，因而不需要進行校準，即減法冗余校準電容連 接在化ef不變，再進行第i-1位的轉換；如果MR = 0,說明出現需要減法才能消除的錯 誤，因而對減法冗余校準電容進行減1操作，則將減法冗余校準電容的下極板從化ef連接 到gnd，再進行第i-1位的轉換；
[0013] 步驟S、對第i-1位及之后的電容進行轉換；
[0014] 步驟四、全部轉換過程結束后，將比較器的輸出結果輸入到輸出碼計算模塊，進行 計算，最后輸出ADC的數字碼，其中：
[00 巧]Di = bi+J;
[0016] ] = bi.biR-石.而;
[0017] Di為第i位Ci輸入到輸出碼計算模塊中的總輸出結果，bi為第i位Ci的比較 器輸出結果，biR為插在Ci之后的加法冗余校準電容和減法冗余校準電容的比較器輸出結 果，J為Ci位的補償系數。
[001引進一步的，步驟一中所述對除加法冗余電容和減法冗余電容W外的二進制電容采 樣，具體如下；將電容上級板的開關閉合，即連接到比較器的參考電平Vcm，將需采樣電容 的下極板連接到輸入信號Vin，進行采樣；采樣結束后，將連接到Vcm的電容上極板開關斷 開，所有需采樣電容下極板的開關由輸入信號Vin切換到gnd。
[0019] 進一步的，二進制電容陣列中除加法冗余電容和減法冗余電容W外的二進制電容 化的轉換方法如下：
[0020] (1)獲得Ck的數字碼化，k = (N-1)~1 ;
[002U (2)如果化=1，化連接在化ef不變；如果化=0,化從化ef連接到即d ;
[002引 （3)對下一位C(k-l)進行"猜1"操作，即將C(k-l)電容從即d連接到化ef。
[002引有益效果；本發明提供的應用于單端SAR ADC的二進制電容陣列冗余校準方法， 相對于現有技術，具有如下優點：
[0024] 1、使用二進制電容陣列冗余校準技術，相對于傳統的非冗余校準的SAR ADC，能夠 校準轉換過程由于DAC建立不完全而導致的動態誤差，有利于提高SAR ADC的線性度。同時 冗余校準算法能夠實現對電容失配的數字校準，而不需要引入額外的電容失配校準電容。
[0025] 2、使用二進制電容陣列冗余校準電容，相對于傳統的非二進制冗余校準節省了轉 換的次數，并且二進制電容陣列容易實現版圖上的匹配。
[0026] 3、二進制電容陣列冗余校準電容校準算法，只需要在傳統的SAR ADC上加入冗余 校準電容，冗余校準電容相應的控制算法，W及輸出碼計算算法，對傳統SAR ADC的結構改 動小，易于實現。
[0027] 4、本發明提出的單端二進制電容陣列冗余校準算法，結合了 SAR ADC單端操作的 小復雜度W及小面積優點，并通過冗余校準提高其精度W及線性度表現，該校準算法同樣 兼容偽差分結構的SAR ADC W實現更好的電源電壓抑制比。
【附圖說明】
[002引 圖1為單端SAR ADC的結構圖；
[0029] 圖2為本發明的應用于單端SAR ADC的4bitDAC冗余電容陣列結構圖；
[0030] 圖3為單端SAR ADC無冗余校準轉換過程4bit示意圖。
[003U 圖4為本發明應用于單端SAR ADC的二進制電容陣列冗余校準轉換過程4bit示 意圖。
[003引圖5為本發明應用于單端SAR ADC的二進制電容陣列冗余校準操作流程圖。
[003引圖6為本發明應用于單端SAR ADC的二進制電容陣列冗余校準數字輸出計算圖。
[0034] 圖7為本發明應用于單端SAR ADC的二進制電容陣列冗余校準結構示意圖。
【具體實施方式】
[0035] 下面結合附圖對本發明作更進一步的說明。
[0036] 圖1單端SAR ADC的結構圖，包括采樣保持電路，比較器，SAR邏輯W及DAC電容 陣列。此結構易于理解，下面的操作說明將解釋此結構。其中DAC為二進制電容陣列，其高 低參考電平為化ef W及Gnd。
[0037] 圖2為本發明的應用于單端SAR ADC的4bitDAC冗余電容陣列結構圖，在4bit二 進制電容陣列的電容C1之后加入加法冗余校準電容C1R+和減法冗余校準電容C1R-。
[003引圖3為單端SAR ADC無冗余校準轉換過程4bit示意圖。其中縱坐標表示比較器 的輸入模擬信號，Vi對應的直線為輸入信號，即比較器的正端輸入，彎折的連接線表示DAC 的輸出信號，即比較器的負端信號。橫坐標表示轉換過程，即時間軸。柱形表示的是每次的 轉換過程DAC電容的操作。橫坐標下面的黑色數字表示比較器的輸出碼。縱坐標的頂端表 示最后的數字輸出碼。
[0039] 其中（a)與化）分別為最高位<0時W及最高位〉〇時的無冗余校準正常轉換。（C) 與（d)表示將最高位比較器輸出將0誤判為1的錯誤轉換，W及將最高位比較器輸出將1 誤判為0的錯誤轉換。（a)~（d)圖的轉換過程相同，W (a)為例子說明，轉換過程開始時 將輸入信號采樣，并保持住，且將DAC電容進行復位。第一個轉換時，將最高位電容C3接 到化ef，因此此時DAC輸出為化ef/2,與輸入信號對比，由于Vi<Vdac (化ef/2)，此時比較 器輸出為0,控制最高位電容C3接回Gnd，并將C2電容接到化ef，此時DAC輸出為化ef/4， 對于比較器輸入Vi〉Vdac (化ef/4)，比較器輸出1，保持C2電容狀態，并將Cl電容接到 化ef，DAC輸出化ef/4+Vref/8,對于比較器輸入Vi〉Vdac (化ef/4+Vref/8)，比較器輸出1， 保持C1電容狀態，并將C0電容接到化ef，DAC輸出化ef/4+Vref/8+Vref/16,比較器輸入 Vi〉Vdac (化ef/4+Vref/8+Vref/16)，比較器輸出1，完成轉換過程。數字輸出碼為0111。從 圖上可W看出，一旦由于DAC建立不完全引起誤判，該錯誤將一直延續下去，直到最后輸出 錯誤的數字碼。
[0040] 圖7為本發明應用于單端SAR ADC的二進制電容陣列冗余校準結構示意圖，為實 際應用的算法示意圖。包括冗余校準的二進制電容陣列，比較器，SAR邏輯控制模塊，輸出 碼計算模塊，其中冗余校準的二進制電容陣列包括加法冗余校準電容CiR+和減法冗余校 準電容CiR-;所述加法冗余校準電容CiR+和減法冗余校準電容CiR-插在二進制電容陣列 的某一位Ci之后，且兩者電容值與Ci電容值相同，其校準范圍與Ci所代表的電壓權重相 同，為： 閨]護'
[0042] 其中；化ef為參考電源電壓；N為二進制電容陣列的總位數；i為所插入二進制電 容陣列的某一位Ci的位數，i = (N-1)~0 ;所述總位數和Ci的位數均為不考慮加法冗余 校準電容和減法冗余校準電容時的位數；
[0043] 所述加法冗余校準電容CiR+參考電平復位狀態的連接方式與Ci參考電平復位狀 態的連接方式相同，減法冗余校準電容CiR-參考電平復位狀態的連接方式與加法冗余校 準電容CiR+參考電平復位狀態的連接方式相反，即減法冗余校準電容CiR-的gnd對應的 是加法冗余校準電容CiR+的化ef，減法冗余校準電容CiR-的化ef對應的是加法冗余校準 電容CiR+的gnd,通過相反的參考電平操作來實現相減操作。
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