定時調整電路和半導體集成電路裝置的制造方法
【技術領域】
[0001]本文中所討論的實施方式涉及定時調整電路和半導體集成電路裝置。
【背景技術】
[0002]近年來，用于計算機和其他信息處理裝置的半導體存儲器(例如，DRAM:動態隨機存取存儲器)、處理器等的性能有了顯著改進。因此，優選的是在安裝在電路板上的芯片之間以及芯片內的多個元件和電路塊之間正確且迅速地實施信號傳輸。
[0003]鑒于此，例如，存在一種已知的技術，其中:將定時調整電路(例如，DLL電路:延遲鎖相環電路)設置在接收側；通過延遲通過DLL電路的輸入時鐘信號而生成多相時鐘；以及以適當的定時讀取(確定)數據。
[0004]另一方面，還存在一種已知的、在諸如計算機總線的高速接口處使串行數據和并行數據互換的SerDes (串行器/解串器)，并且DLL電路也被用在SerDes中。
[0005]例如，DLL電路具有多個級聯的延遲單元以控制來自第一延遲單元(O度)的信號與來自第一延遲單元的后級的第二延遲單元(360度)的信號之間的相位差變為O。
[0006]然后，DLL電路使用來自第一延遲單元與第二延遲單元之間的延遲單元的信號生成多個具有不同相位(多相時鐘)的信號。應注意，DLL電路(定時調整電路)不僅被用在SerDes中，而且被廣泛用在各種電子電路(半導體集成電路裝置)中。
[0007]如上所述，例如，具有多個級聯的延遲單元的DLL電路被用在諸如SerDes的各種電子電路中。使用這種采用DLL電路的電子電路，存在下述的可能性:例如，DLL電路中的相位頻率檢測器(PFD:相位檢測器)在通過電源應用啟動時出現故障。
[0008]換句話說，當DLL電路的輸入信號(輸入時鐘信號)的頻率變得較高時，PFD的可操作范圍變窄，因此，例如，PFD在啟動時出現故障，這可能使得難以生成定時調整的輸出信號。
[0009]在這方面，已經提出了各種定時調整電路。
[0010]專利文獻1:日本公開特許公報N0.2010-114873
[0011]專利文獻2:日本公開特許公報N0.2006-025131
[0012]專利文獻3:日本公開特許公報N0.2011-055482
[0013]非專利文獻1:Kwon, Jae-ffook 等人的 “A 3.0 Gb/s clock data recoverycircuits based on digital DLL for clock-embedded display interface,，，歐洲固態電路會議(ESSCIRC)，2012 Proceedings of the，IEEE，2012 年 9 月。
[0014]因此，本實施方式一方面的目的是提供一種即使當輸入時鐘信號的頻率高時仍正常工作而不發生故障的定時調整電路。
【發明內容】
[0015]根據實施方式的一方面，提供了一種包括電壓控制延遲線、相位檢測器、控制電壓生成電路以及啟動電路的定時調整電路。
[0016]電壓控制延遲線接收輸入時鐘信號以及生成多相時鐘，多相時鐘中的每個時鐘的延遲量根據控制電壓而變化。相位檢測器對第一時鐘與第二時鐘之間的相位差進行檢測，第一時鐘是參考時鐘，第二時鐘是從電壓控制延遲線生成的。
[0017]控制電壓生成電路基于所檢測到的相位差生成控制電壓。啟動電路在激活后工作一定時間段，以及使控制電壓在第一電壓與第二電壓之間連續地變化。
【附圖說明】
[0018]圖1是描繪了定時調整電路的示例的框圖；
[0019]圖2是描繪了圖1中所描繪的定時調整電路中的延遲單元的示例的電路圖；
[0020]圖3A和圖3B是示出了圖1中所描繪的定時調整電路的操作的圖；
[0021]圖4A和圖4B是示出了在圖1中所描繪的定時調整電路中啟動時的延遲的圖；
[0022]圖5A、圖5B、圖5C和圖是示出了圖1中所描繪的定時調整電路中的相位頻率檢測器針對不同的輸入時鐘信號的操作的圖；
[0023]圖6A、圖6B和圖6C是示出了圖1中所描繪的定時調整電路中的相位頻率檢測器的正常工作狀態和故障狀態的圖；
[0024]圖7是描繪了定時調整電路的第一實施方式的框圖；
[0025]圖8是描繪了從圖7中所描繪的第一實施方式的定時調整電路中提取的啟動電路的電路圖；
[0026]圖9是示出了圖8中所描繪的啟動電路的操作的定時圖；
[0027]圖10是描繪了定時調整電路的第二實施方式的框圖；
[0028]圖11是示出了圖10中所描繪的第二實施方式的定時調整電路的操作的圖；
[0029]圖12是描繪了定時調整電路的第三實施方式的框圖；
[0030]圖13是描繪了定時調整電路的第四實施方式的框圖；
[0031]圖14是示出了圖13中所描繪的第四實施方式的定時調整電路的操作的圖；
[0032]圖15是示出了各實施方式的定時調整電路的效果的圖；以及
[0033]圖16是描繪了采用實施方式的定時調整電路的半導體集成電路裝置的示例的框圖。
【具體實施方式】
[0034]首先，在描述定時調整電路和半導體集成電路裝置的實施方式之前，將參照圖1至圖6C描述定時調整電路及其有問題的點的示例。
[0035]圖1是描繪了定時調整電路(DLL電路)的示例的框圖。在圖1中，附圖標記I指示電壓控制延遲線(VOTL)，附圖標記101至附圖標記112指示延遲單元，以及附圖標記203至附圖標記211指示波形整形單元。此外，附圖標記3指示相位頻率檢測器(PFD:相位檢測器)，附圖標記4指示電荷泵(CP)以及附圖標記5指示電容器。
[0036]如圖1中所描繪的那樣，V⑶L I具有多個級聯的延遲單元101至延遲單元112，并且延遲單元103至延遲單元111的輸出信號分別經由對應的波形整形單元203至波形整形單元211輸出。
[0037]例如，波形整形單元203至波形整形單元211是緩沖電路，該緩沖電路通過將輸出信號的振幅電平放大至典型的邏輯電平來對延遲單元103至延遲單元111的輸出信號進行輸出。例如，緩沖電路是互補金屬氧化物半導體(CMOS)緩沖電路。
[0038]將波形整形單元203的輸出信號給予PFD 3的一個輸入端，波形整形單元203的輸出信號即，通過對延遲單元103的輸出信號(具有O度相位的信號)的波形進行整形而獲得的信號(CK0:參考時鐘信號)REF。
[0039]此外，將波形整形單元211的輸出信號給予PFD 3的另一輸入端，波形整形單元211的輸出信號即，通過對延遲單元111的輸出信號(具有360度相位的信號)的波形進行整形而獲得的信號(CK360:反饋時鐘信號)FB。
[0040]相位頻率檢測器(PFD) 3對已經被輸入到PFD 3中的、波形整形單元203的輸出信號(參考時鐘信號)REF與波形整形單元211的輸出信號(反饋時鐘信號)FB之間的相位差進行檢測，并且將上升信號UP或下降信號DN輸出至CP 4。
[0041]電荷泵(CP) 4根據來自PFD 3的信號UP、信號DN對電容器5存儲的電荷進行控制。因此，控制電壓Vcntl被控制，以使得參考時鐘信號REF的相位和反饋時鐘信號FB的相位彼此同步(360度(=O度))。
[0042]在圖1中，七個延遲單元104至延遲單元110設置在延遲單元(第一延遲單元)103與延遲單元(第二延遲單元)111之間。然后，通過控制以將與第一延遲單元103的輸出信號CKO對應的信號REF的相位和與第二延遲單元111的輸出信號CK360對應的信號FB的相位同步，可以獲得八相時鐘CKO、時鐘CK45、時鐘CK90、……、時鐘CK360。
[0043]當η和m是正整數且η小于m時,例如,參考時鐘信號REF是來自第η級延遲單元的輸出，以及反饋時鐘信號FB是來自第m級延遲單元的輸出。
[0044]圖2是描繪了圖1中所描繪的定時調整電路中的延遲單元的示例的電路圖。圖3A和圖3B是示出了圖1中所描繪的定時調整電路的操作的圖。圖3A描繪了信號CK0、信號CK90、信號CK180、信號CK270以及信號CK360之間的關系；圖3B描繪了控制電壓Vcntl與延遲時間之間的關系。
[0045]如圖2中所描繪的那樣，延遲單元100 (延遲單元101至延遲單元112)都具有相同的電路配置，并且每個延遲單元具有P溝道MOS (pMOS)晶體管Qpl至P溝道MOS (pMOS)晶體管Qp5和η溝道MOS (nMOS)晶體管Qnl至η溝道MOS (nMOS)晶體管Qn4。
[0046]現在，采用圖1中的延遲單元108作為描繪對應關系的示例。在圖2中所描繪的延遲單元100 (延遲單元108)的輸入端的差分對晶體管Qnl和晶體管Qn2的柵極分別對應于差分輸入端IN和差分輸入端/IN。輸入端IN指示正邏輯(非反向邏輯)輸入端以及/IN指示負邏輯(反向邏輯)輸入端。
[0047]此外，晶體管Qp2的漏極的連接節點(晶體管Qpl的柵極和漏極)和晶體管Qnl的漏極對應于負邏輯(反向邏輯)輸出端/OUT。此外，晶體管Qp3的漏極的連接節點(晶體管Qp4的柵極和漏極)和晶體管Qn2的漏極對應于正邏輯(非反向邏輯)輸出端OUT。
[0048]如圖2中所描繪的那樣，控制