高速低功耗多閾值同步置位復位d型觸發器的制造方法
【技術領域】
[0001]本發明主要涉及到大規模集成電路設計領域，特指一種高速低功耗多閾值同步置位復位D型觸發器。
【背景技術】
[0002]隨著工藝技術的不斷提高，目前超大規模集成電路設計已進入深亞微米階段。特征尺寸的降低，必然會帶來MOS器件的閾值電壓的降低，使得電路的漏電流隨著特征尺寸的降低而呈指數形式上升，直接造成了電路漏電流功耗迅速增加。由漏電流帶來的靜態功耗已經不能被忽視。
[0003]工作在GHz范圍內的系統，其功耗達到了幾十W，甚至是幾百w以上。過大的功耗帶來了一系列的問題，已成為超大規模集成電路發展的一個重要障礙。高的功耗導致了芯片溫度的高溫。工作溫度的升高不僅使電路的各種物理缺陷所造成的故障顯現出來，而且高的工作溫度使電路的連線電阻變大，線延時增加，導致嚴重的時延故障。同時，工作溫度的升高將導致漏電流的增大，使芯片內部的工作容易失效，壽命縮短等。這些最終導致了電路的可靠性大大降低。有研宄表明，溫度每升高10°c，器件的故障率就提高2倍。
[0004]低功耗設計技術貫穿于從系統級到器件(工藝)級的整個數字系統設計過程。集成電路設計的層次可以劃分為以下幾個層次:系統級、功能級(行為算法級)、寄存器傳輸級(結構級)、門級(邏輯電路級)、版圖級(物理級)。
[0005]觸發器、鎖存器是構成時序邏輯電路的基本單元，觸發器、鎖存器消耗的功耗約占整個芯片的15%~45%。針對現在時鐘頻率越來越高的現象，觸發器、鎖存器的功耗比重在整個芯片中也越來越重，減少觸發器的功耗，已經成為整個芯片設計的必備要求。
[0006]現在工藝技術發展到深亞微米階段，漏電流帶來的靜態功耗己經成為不可忽視的功耗。降低漏電流功耗就是要降低漏電流。漏電流主要包括亞閾值漏電流、pn結反相漏電流和擊穿電流等，而其中的亞閾值漏電流是漏電流的最主要部分。
[0007]當前電路設計中，已提出幾種降低漏電流的技術。
[0008]1、亞閾值漏電流控制。多閾值CMOS電路(Mult1-threshold CMOS)是在一個電路中應用了多個閾值電壓來控制亞閾值電流，也就是電路中管子的閾值電壓有不同的值。目前應用的比較多的是雙闡值電壓，即在關鍵的通路采用低闡值MOS管，可以得到好的性能，而在輔助通路采用高閾值MOS管，以減小亞閾值漏電流。
[0009]2、動態閾值電壓CM0S( Dynamic Threshold Voltage CMOS)控制。動態閾值電路是根據電路的狀態來改變閾值。最早是通過一個自我調節閾值電壓的負反饋電路來估計和穩定漏電流，反饋電路主要是通過調節襯底電壓來調節閾值電壓的，這樣增加了電路的面積，也增加了一定的功耗。隨后，又有從業者提出了一種動態MOS管，將襯底與輸入相連接，這樣襯底電壓就隨著輸入電壓的變化而變，無需附加電路。這種電路能夠進一步降低一定的電源電壓來降低功耗，但漏電流不一定能降低，而且工藝技術比較高。
[0010]3、晶體管重排法。晶體管重排法是先定義電路的一個輸入向量，該向量可以降低電路的漏電流。當每個門處于高漏電流的時候，在電源與地之間、或者是上拉網絡與下拉網絡之間插入一個漏電流控制晶體管用來減小漏電流。這就需要又計算一個預定的向量，而且通過插入管子來降低漏電流。雖然能降低一定的功耗，但這個管子本身也會消耗一定的能量，并且會增加電路的面積以及增加電路設計的復雜度。
【發明內容】
[0011]本發明要解決的技術問題就在于:針對現有技術存在的技術問題，本發明提供一種本發明提供一種結構簡單、成本低廉、可提高傳輸效率、降低靜態漏電流和功耗的高速低功耗多閾值同步置位復位D型觸發器。
[0012]為解決上述技術問題，本發明采用以下技術方案:
一種高速低功耗多閾值同步置位復位D型觸發器，包括:
低功耗控制電路，用來接收低功耗控制輸入信號slp，對低功耗控制輸入信號sip進行緩沖處理后分別輸出信號:sleep和nsleep ；
置位控制電路，用來接收同步置位輸入信號set，對同步置位輸入信號set進行緩沖處理后分別輸出信號:s和ns ；
主鎖存器，用來接收數據信號d、正相時鐘輸入信號clk、反相時鐘輸入信號nclk、同步復位輸入信號r、及信號sleep、nsleep、s和ns ;所述主鎖存器在正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制下對數據信號d進行鎖存處理后輸出信號qt ;
從鎖存器，用來接收信號qt以及正相時鐘輸入信號elk、反相時鐘輸入信號nclk ;所述從鎖存器在正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制下對信號qt進行鎖存處理后分別輸出信號:第一輸出信號q和第二輸出信號nq。
[0013]作為本發明的進一步改進:所述主鎖存器在正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制下對同步復位輸入信號r為低電平有效時進行處理后輸出qt，為低電平“O”;在正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制下對信號s為低電平有效和信號ns為高電平有效時進行處理后輸出qt，為高電平“I” ;所述主鎖存器在接收sleep為高電平有效、nsleep為低電平有效的信號時，不受正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制，所述主鎖存器進入睡眠狀態，此時正相時鐘輸入信號elk為低電平“0”，反相時鐘輸入信號nclk為高電平“ I ”。
[0014]作為本發明的進一步改進:所述從鎖存器在接收sleep為高電平有效、nsleep為低電平有效的信號時，不受正相時鐘輸入信號elk、反相時鐘輸入信號nclk的控制，所述從鎖存器進入睡眠狀態，此時正相時鐘輸入信號elk為低電平“0”，反相時鐘輸入信號nclk為高電平“I”，輸出信號:第一輸出信號q和第二輸出信號nq保持不變。
[0015]作為本發明的進一步改進:所述低功耗控制電路具有有一個輸入端和兩個輸出端，輸入端連接低功耗控制輸入信號slp，為低功耗控制信號，高有效；輸出端為sleep、nsle印，為睡眠和睡眠的非；所述低功耗控制電路包括一個兩級的反相器，其中第一級的反相器由Pl PMOS管和NI NMOS管組成，其柵極連接slp，輸出作為低功耗控制電路的一個輸出端nsle印；第二級的反相器由P2 PMOS管和N2 NMOS管組成，其柵極連接nsle印，輸出作為低功耗控制電路的另一個輸出端sleep ；P1 PMOS管和P2 PMOS管的襯底連接電源Vdd，源極連接電源Vdd ；N1 NMOS管和N2 NMOS管的襯底接地Vss，源極連接地Vss。
[0016]作為本發明的進一步改進:所述置位控制電路具有一個輸入端和兩個輸出端，輸入端連接同步置位輸入信號set，低有效；輸出端為S、ns，為置位和置位的非；所述置位控制電路包括一個兩級的反相器，其中第一級的反相器由Pl PMOS管和NI NMOS管組成，其柵極連接set，輸出作為置位控制電路的一個輸出端ns ;第二級的反相器由P2 PMOS管和N2NMOS管組成，其柵極連接ns，輸出作為置位控制電路的另一個輸出端s ;P1 PMOS管和P2PMOS管的襯底連接電源Vdd，源極連接電源Vdd ；N1 NMOS管和N2 NMOS管的襯底接地Vss，源極連接地Vss。
[0017]作為本發明的進一步改進:所述主鎖存器包括:
Gl電路，由低閾值PMOS管LP1，低閾值NMOS管LN1，高閾值PMOS管P9，高閾值NMOS管N9，高閾值PMOS管P17，高閾值NMOS管NI 7和高閾值PMOS管P20組成，低閾值PMOS管LPI，低閾值NMOS管LNl的柵極連接數據d，高閾值PMOS管P9的柵極連接sle印，源極連接Vdd，高閾值NMOS管N9的柵極連接nsleep，源極連接Vss，高閾值PMOS管P17、高閾值NMOS管N17的柵極連接r，高閾值PMOS管P20的柵極連接ns，Gl電路的輸出連接G2 CMOS傳輸門的源極；
G2電路，由低閾值PMOS管LP2，低閾值NMOS管LN2組成CMOS傳輸門，低閾值PMOS管LP2的柵極連接正相時鐘輸入信號clk，低閾值NMOS管LN2的柵極連接反相時鐘輸入信號nclk, G2電路的CMOS傳輸門的漏極與G3電路，G4電路，G6電路相連接；
G3電路，是一個C2MOS電路，由高閾值PMOS管P10，低閾值PMOS管LP3，低閾值NMOS管LN3和高閾值NMOS管NlO組成，低閾值PMOS管LP3，低閾值NMOS管LN3的柵極連接G2電路的CMOS傳輸門漏極的輸出，