鎖存電路的制作方法
【技術領域】
[0001] 本發明涉及鎖存電路。
【背景技術】
[0002] 已經認識到時鐘網絡設計是鎖存電路的總功耗的主要因素。
[0003] 具體地，當輸入和輸出處于相同狀態時，內部節點的冗余轉變在諸如觸發器之類 的鎖存電路中引起不必要的功耗。這些冗余轉變可以引起大約50%的功耗。時鐘匯（clock sink)(觸發器）的動態功耗通常為片上系統（"SoC"）設計的總功率預算的大約30%。
[0004] 已采用多種方法來減小片上系統架構的功耗。時鐘選通已廣泛用作一種將SoC設 計的未使用部分的時鐘控制關閉的方法。不幸的是，對于被時鐘控制的元件所采樣的數據 在兩個連續周期都相同的情況，時鐘選通是無效的。當輸入節點和輸出節點處于相同狀態 時，由時鐘信號引起的觸發器內部節點的冗余切換導致不必要地增加了功耗。
[0005] 圖1示出了已知的主-從D型觸發器布局，其中示出了 D輸入、Q輸出、外部時鐘 輸入CK以及內部反相時鐘CKA和CKN。該電路包括主選通D型鎖存器10和從選通D型鎖 存器12。始終切換內部時鐘寄生電容，而與連續時鐘周期中的采樣值差異無關。這導致了 不期望的功耗增加。
[0006] 提出了多種低功率技術來減小由觸發器的內部節點的冗余切換引起的功耗。
[0007] 圖2示出了所謂的"按需時鐘（clock on demand) "觸發器。該"按需時鐘"觸發 器具有"異或"門20, "異或"門20的輸出Sdiff用于對主/從鎖存器布置24的"與"門22 形式的時鐘緩沖器進行選通，以避免針對相同輸入值和輸出值的冗余轉變。"異或"門將當 前D輸入與鎖存的觸發器Q輸出相比較。這樣，僅當當前輸入與先前時鐘周期中采樣的輸 入不同時才創建透明采樣窗口。
[0008] 這種微架構用作一種精細調節特征，以相較于作為較粗略控制的時鐘選通而言節 省時鐘電力。
[0009] 在常規操作期間，S卩，當輸入數據和輸出數據在連續時鐘周期中不相同時，由于 "與"門22和"異或"門20添加的功能，功耗增加（增加的功耗實際上為23% )。考慮到在 連續時鐘周期中輸入和輸出數據相同時實現的功耗減少（是因子1. 7至2. 94)，這種功耗增 加可以忽略。
[0010] 圖3示出了功耗變化（基于電流ITO)。每一對中，左側條形示出了圖2中電路的 功耗，右側條形示出了基本觸發器24的功耗。針對三種可能的輸入數據序列示出了功耗。
[0011] 該電路在保持時間方面存在問題。按需時鐘觸發器基本上是由電路中通過Sdiff 信號與時鐘信號之間的"與"操作而產生的脈沖時鐘來驅動的鎖存電路。尤其對于掃描測試 電路而言，保持時間變差的問題尤為嚴重。掃描鏈是一種移位寄存器，掃描鏈的每個分段的 傳播延遲可能較小。這使得有必要向掃描鏈的分段中插入延遲單元以應對保持時間違反。 這不僅使設計工作變得復雜，還由于插入延遲單元導致了功耗增加。
[0012] 避免了能量密集預充電的低功率條件時鐘控制觸發器基于差分布局，如圖4所 示，圖4示出了基于差分SRAM單元的主從觸發器布局。
[0013] 該電路包括主存儲單元40和從存儲單元42。每個存儲單元采用交叉耦合反相器 對（CCIP)的形式。
[0014] 例如在US7456669中描述了這類電路的操作。
[0015] 電路輸入DIN由第一數據反相器43反相，以形成反相輸入DBN，并再次由第二數據 反相器44反相，以形成非反相輸入DB。在本說明書和權利要求書中，非反相的意思是"具 有相同的相位"，因為DB實際上是輸入的雙重反相版本。這兩個數據信號DB和DBN是內部 數據信號。
[0016] 時鐘輸入控制晶體管集合，該晶體管集合將內部數據信號耦合至主存儲單元40 或者將主存儲單元數據耦合至從存儲單元42。
[0017] 該晶體管集合包括：第一 NM0S晶體管45a，用于耦合兩個存儲單元的輸入；第二 NM0S晶體管45b，用于耦合兩個存儲單元的輸出；第三PM0S晶體管45c，用于將反相輸入 DBN耦合至主單元40的輸入；以及第四PM0S晶體管45d，用于將非反相輸入DB耦合至主單 元40的輸出。
[0018] 對于時鐘輸入的一個相位（在該示例中，CK低），將兩個內部數據信號耦合至主存 儲單元40,對于另一個相位（在該示例中，CK高），由內部節點MDBN和MDB將主單元和從 單元耦合在一起。從單元的輸入稱作QB，從單元的輸出稱作Q。將信號QB反相以得到電路 輸出D0UT。
[0019] 僅當輸入數據和輸出數據在連續時鐘周期中不同時才對內部節點（DBN、DB、MDBN、 MDB、QB和Q)放電或充電。
[0020] 采樣操作基本上包括：向兩對交叉耦合反相器（主CCIP 40和從CCIP42)寫入。 在時鐘的低相位期間（在時鐘的上升沿之前），輸入數據對于主CCIP 40透明。在時鐘的上 升沿，由主CCIP 40將數據寫入從CCIP 42。
[0021] 然而當從CCIP 42中存儲的數據值與主CCIP 40的值不同時，從CCIP中存儲的數 據值引起主CCIP數據破壞的風險很高。
[0022] 這使得該電路易受工藝變化的影響。為了避免這種數據耦合并克制從CCIP中存 儲的數據值，將主CCIP的尺寸設計為大于從CCIP(如圖4中示意性所示出）。這種大尺寸 設計增加了功耗。
[0023]為 了解決該問題，在 Chen Kong 等人的 "A 77 % Energy-Saving22_Transistor Single-Phase Clocking D flip-flop with Adaptive Coupling configuration in 40nm CMOS"，Proc. Of IEEE ISSCC 2011，pp. 338-339中提出了基于自適應耦合的主從觸發器布 局。
[0024] 圖5示出了這種電路設計。
[0025] 基于自適應耦合的布局引入了兩個附加的自適應耦合元件50、52。這種配置削弱 了輸入狀態（主CCIP 40中存儲的值）與內部狀態（要寫入的從CCIP值）不同時狀態保 持（state-retention)稱合的影響。
[0026] 這導致容易轉變并且增強了變化彈性（variability resilience)。
[0027] 每個自適應耦合元件由并聯配置的一個PM0S和一個NM0S構成，柵極由相同的數 據信號來控制。如果NM0S的柵極電平為低（DBN節點為低，DB節點為高），則PM0S導通， NMOS截止，從而削弱了主CCIP 40中存儲的值翻轉（flipping)時升高的節點⑶BN的影響。 該電路的基本思想在于限制從CCIP數據耦合對主CCIP的影響。
[0028] 附加的電路元件向電路中引入了不期望的延遲。
【發明內容】
[0029] 本發明由權利要求來限定。
[0030] 根據本發明，提供了一種鎖存電路，包括：
[0031] 主電路，包括交叉耦合的反相器對；
[0032] 從電路，包括交叉耦合的反相器對；
[0033] 數據輸入端子；
[0034] 數據輸出端子；
[0035] 反相器布置，用于將數據輸入端子處的數據反相，以得到數據輸入的反相版本和 非反相版本；
[0036] 第一切換布置，用于將數據輸入的反相版本和非反相版本之一切換到主電路的輸 入，并將數據輸入的反相版本和非反相版本中的另一個切換到主電路的輸出；以及
[0037] 第二切換布置，用于耦合主電路和從電路的輸入以及耦合主電路和從電路的輸 出，所述第一切換電路和第二切換電路由輸入時鐘來進行時鐘控制，
[0038] 其中，從電路的反相器耦合至高電壓軌和低電壓軌，其中對于兩個反相器中的每 一個，通過電阻性元件來實現與電壓軌之一的耦合。
[0039] 該電路提供了從電路反相器與電壓線之一的電阻性連接。這用于產生電壓降，該 電壓降降低了晶體管源極電壓，從而降低了從電路的強度。
[0040] 這種電路設計無需內部時鐘緩沖器。該電路還可以使用單相時鐘控制（Single phase clocking)，因此不需要內部時鐘信號反轉。不需要預充電階段（基于感測放大器的 觸發器需要，如US7557630中所公開）。可以以低功率來實現本發明的電路，當輸入數據信 號和輸出數據信號相同時，不存在對于冗余轉變的動態功耗。還避免了上述保持時間問題。
[0041] 電阻性元件指的是有意使電阻高于導電連接跡線的部件。優選地，電阻性元件包 括二極管方式連接的晶體管。
[0042]電阻性元件可以包括連接在高電壓軌與相應的反相器之間的二極管方式連接的 NM0S晶