一種范圍可調、步長可調的延遲調整電路的制作方法
【技術領域】
[0001]本發明涉及一種延遲調整電路，特別是涉及一種范圍可調、步長可調的延遲調整電路。
【背景技術】
[0002]集成電路設計工藝的高速發展，特別是集成電路的設計進入亞微米、深亞微米層次后，集成電路的工作頻率、電路面積、布線層次與集成度的不斷提高，使電路互連成為影響電路設計的一個重要因素。
[0003]在電路設計中要實現一定的延遲，則需要有相應的延遲電路，傳統的延遲調整電路，一般利用反相器級聯而成，主要是通過PMOS晶體管的充電能力和NMOS晶體管的放電能力來調整最小延遲的時間，通過反相器級聯的數量來確定總的延遲大小。由于反相器本身充放電能力的限制，最小分辨率一般大于30p，并且隨著溫度和電源電壓的變化，其翻轉閾值會發生變化，延遲時間也隨之而變。
【發明內容】
[0004]本發明的目的在于克服現有技術的不足，提供一種最小步長可達8p、線性度特性好的范圍可調、步長可調的延遲調整電路，它能調整邊沿的時間，進而控制信號的延遲范圍，可通過調整直流電平的變化步長來調整延遲的步長，輸出的延遲隨電源電壓和溫度的變化小。
[0005]本發明的目的是通過以下技術方案來實現的:一種范圍可調、步長可調的延遲調整電路，它包括輸入緩沖器、延遲核、比較器、輸出緩沖器、或非門和RS觸發器，輸入緩沖器的輸入為兩路差分信號，輸入緩沖器用于調整輸入信號的擺幅，并輸出適合延遲核的工作范圍的信號；延遲核的一個輸入端與輸入緩沖器相連，另一個輸入端連接第一偏置電流，延遲核根據第一偏置電流產生直流電平，根據直流電平和邊沿交點的位置確定延遲的大小；比較器的一個輸入端與延遲核輸出的直流電平相連，另一個輸入端連接經過延遲核處理過的輸入信號，比較器負責對延遲核輸出的信號的邊沿與直流電平進行比較，根據邊沿和直流電平的交點確定輸出的翻轉位置；輸出緩沖器的輸入與比較器的輸出相連，用于對輸入的原信號進行延遲，并輸出延遲后的信號；或非門的一個輸入端與輸出緩沖器相連，另一個輸入端與比較器相連，負責對延遲后的信號與原信號進行交疊處理；RS觸發器用于將輸入的脈沖信號還原為方波信號。
[0006]具體的，輸入緩沖器的輸出信號為兩路，輸出緩沖器輸出的一路信號依次通過延遲核A、比較器A、輸出緩沖器A和或非門A與RS觸發器相連，輸出緩沖器輸出的另一路信號依次通過延遲核B、比較器B、輸出緩沖器B和或非門B與RS觸發器相連。
[0007]具體的，第一偏置電流通過外部控制碼控制。實現對第一偏置電流的數字控制，從而實現對整體延遲的數字控制，有利于實際的應用。
[0008]具體的，延遲核包括直流電平產生電路和邊沿調整電路。
[0009]進一步的，所述的邊沿調整電路包括下降沿調整電路，該下降沿調整電路包括三極管Tl、電容C和恒流源，三極管Tl的基極與輸入緩沖器輸出的信號相連，集電極與外部電壓相連，發射極通過恒流源接地，外部電壓還通過電容C連接恒流源，從三極管Tl的發射極輸出調整后的下降沿。
[0010]本發明的有益效果是:
(1)信號的延遲范圍可調:可以通過調節下降沿調整電路中的電容C和電流，來調整下降沿的時間，進而控制信號的延遲范圍；
(2)在延遲范圍確定的情況下，可以通過調整由外部控制碼控制的直流電平的變化，來確定最終延遲的步長，實現步長可調，最小步長可達8p ；
(3)在直流電平的變化步長一定的情況下，還可通過調整下降沿的時間來調整輸出延遲的步長；
(4)輸出的延遲隨電源電壓和溫度的變化小；
(5)線性度可以達到一個ILSB以內。
【附圖說明】
[0011]圖1為本發明的結構框圖；
圖2為本發明的實現方式示意圖；
圖3為延遲核的電路圖；
圖4為圖3中下降沿調整電路的等效示意圖，其中，圖a為下降沿調整電路的等效電路圖，圖b為下降沿調整電路的實現方式示意圖；
圖5為比較器的電路圖；
圖6為比較器的等效示意圖；其中，圖c為比較器的實現方式示意圖，圖d為比較器的等效電路圖；
圖7為與或門輸入輸出關系及真值表；
圖8為RS觸發器輸入輸出關系時序圖。
【具體實施方式】
[0012]下面結合附圖進一步詳細描述本發明的技術方案，但本發明的保護范圍不局限于以下所述。
[0013]如圖1所示，一種范圍可調、步長可調的延遲調整電路，它包括輸入緩沖器、延遲核A、比較器A、輸出緩沖器A、或非門A、延遲核B、比較器B、輸出緩沖器B、或非門B、和RS觸發器，輸入緩沖器的輸入為兩路信號(INP和INN)，INP和INN互為差分信號，輸入緩沖器用于調整輸入信號INP和INN的擺幅，并輸出適合延遲核A的工作范圍的信號X1P，輸出適合延遲核B的工作范圍的信號X1N。輸入緩沖器的XlP信號輸出端依次通過延遲核A、比較器A、輸出緩沖器A和或非門A與RS觸發器相連，輸入緩沖器的XlN信號輸出端依次通過延遲核N、比較器N、輸出緩沖器N和或非門N與RS觸發器相連。如圖2所示為延遲調整電路的實現方式示意圖，本延遲調整電路的延遲范圍，由下降沿的時間來確定，其數值為圖2所示的T2-T1，下降沿的時間可以通過圖4所示的電容C和恒流源(電流I)來調整。
[0014]延遲核A的一個輸入端與輸入緩沖器的XlP信號輸出端相連，另一個輸入端連接第一偏置電流IBIAS1,延遲核B的一個輸入端與輸入緩沖器的XlN信號輸出端相連,另一個輸入端連接第一偏置電流IBIASl，延遲核A和延遲核B的電路結構相同。延遲核A和延遲核B均包括直流電平產生電路和下降沿調整電路，如圖3所示。
[0015]對于直流電平產生電路，延遲核A和延遲核B根據第一偏置電流IBIASl產生直流電平VCOMP，VC0MP=VREF-1BIAS1*R，圖中的VREF為基準電壓，且不隨電源電壓和支路電流發生變化，因此，VCOMP隨著IBIASl的增加而減小，其中IBIASl通過外部的控制碼code控制，當Code=O時，直流電平VCOMP最小，當code=max時，直流電平VCOMP最大，code的取值范圍以使直流電平VCOMP的變化范圍不超過X1P_D的高低電平為準，并且，code碼控制的第一偏置電流IBIASl最小分辨率決定了最后輸出延遲的最小分辨率。在延遲范圍確定的情況下，可以通過調整圖2所示的控制碼code控制的IBIASl的變化步長來確定最終延遲的步長。
[0016]如圖3和圖