一種適合于三模冗余抗SET加固技術的高速環形振蕩器的制作方法

本發明涉抗輻射集成電路領域，更具體的是，涉及到一種基于三模冗余技術的抗單粒子瞬變(single-eventtransient，set)加固的高速環形壓控振蕩器(voltage-controlled-oscillator，vco)。

背景技術：

工作在輻射環境中的芯片，受到高能粒子轟擊會在芯片電路的結點電離出的“電子-空穴”，從而使得節點電壓或電流產生瞬時性波動，導致電路產生錯誤的輸出，產生set效應。研究表明集成電路易于受到set的影響而導致各種失效。

環形vco主要用于倍頻、頻率綜合和時鐘產生等電路。處于時鐘系統穩定工作狀態下的vco受到高能粒子轟擊時，可能導致其輸出產生相位和頻率偏差，甚至振蕩中止。

與本發明相關聯的技術記載于以下的文獻中：

中國專利cn101958713b，《一種基于三模冗余技術的set加固差分壓控振蕩器》提出三模冗余vco抗set加固技術。

圖1為基于常規差分vco直接采用三模冗余技術實現的vco結構，它由第一差分vco，第二差分vco，第三差分vco和第一表決電路組成。其中，控制電壓連接第一差分vco、第二差分vco和第三差分vco的控制電壓輸入端vcont，第一差分vco的輸出out連接第一表決電路的輸入端a，第二差分vco的輸出out連接第一表決電路的輸入端b，第三差分vco的輸出out連接第一表決電路的輸入端c，第一表決電路的輸出z作為整體電路的輸出。

圖2所示為該發明技術由第一延遲環，第二延遲環，第三延遲環，第一表決電路和第二表決電路組成。其中第一延遲環和第一表決電路、第二表決電路組成第一環路，第二延遲環和第一表決電路、第二表決電路組成第二環路，第三延遲環和第一表決電路、第二表決電路組成第三環路。三個環路的輸入完全一樣，三個環路中延遲環的控制電壓端vcont均與控制電壓相連，第一延遲環、第二延遲環、第三延遲環的差分輸入in+均與第二表決電路的輸出z2相連，第一延遲環、第二延遲環、第三延遲環的差分輸入in-均與第一表決電路的輸出z1相連，第一延遲環的差分輸出out1+連接第一表決電路的輸入a1，第二延遲環的差分輸出out2+連接第一表決電路的輸入b1，第三延遲環的差分輸出out3+連接第一表決電路的輸入c1，第一延遲環的差分輸出out1-連接第二表決電路的輸入a2，第二延遲環的差分輸出out2-連接第二表決電路的輸入b2，第三延遲環的差分輸出out3-連接第二表決電路的輸入c2，從而組成基于三模冗余技術的差分vco結構。

對于直接采用三模冗余技術實現的vco結構來說，三個差分vco環路的公共端僅為控制電壓vcont，只能確保三個差分vco環路的振蕩頻率相同，而無法控制環路相位，因此三個環路產生的時鐘相位是隨機的，導致表決電路無法輸出正確的時鐘。對于將表決電路引入延遲環中三模冗余技術，表決器有別于延遲單元的結構，增加環形振蕩器的延時，導致vco的振蕩頻率受限。因此，如何提高抗set能力的高速vco設計是最具難度和挑戰性的問題。

技術實現要素：

本發明提出一種適抗set能力強且提高vco振蕩頻率的高速環形振蕩器。

本發明的技術方案是這樣實現的：

一種適合于三模冗余抗set加固技術的高速環形振蕩器，包括第一延遲環、第二延遲環和第三延遲環構成的三個環路，三個環路通過耦合電容c1、c2和c3來實現相位同步；三個環路的輸入相同，三個環路中每一延遲環的控制電壓端vcont均與控制電壓相連；還包括第一表決電路；

其中，第一延遲環中的延遲單元1輸出端co11分別連接相位耦合電容c1的一端及第一延遲環中的延遲單元2的輸入端；第一延遲環中的延遲單元2的輸出端co12連接第一延遲環中的延遲單元3的輸入端；第一延遲環中的延遲單元3的輸出端co13分別連接相位耦合電容c3的一端及第一延遲環中的延遲單元1的輸入端，第一延遲環中的延遲單元3的輸出端co13還連接第一表決電路的輸入端a；

第二延遲環中的延遲單元1的輸出端co21連接相位耦合電容c1的另一端及第二延遲環中的延遲單元2的輸入端，第二延遲環中的延遲單元2的輸出端co22分別連接相位耦合電容c2的一端及第二延遲環中的延遲單元3的輸入端，第二延遲環中的延遲單元3的輸出端co23連接第二延遲環中的延遲單元1輸入端及第一表決電路的輸入端b；

第三延遲環中的延遲單元1輸出端co31連接第三延遲環中的延遲單元2的輸入端，第三延遲環中的延遲單元2的輸出端co32分別連接相位耦合電容c2的另一端及第三延遲環中的延遲單元3的輸入端；第三延遲環中的延遲單元3的輸出端co33連接相位耦合電容c3的另一端，及第三延遲環中的延遲單元1輸入端，第三延遲環中的延遲單元3的輸出端co33還連接第一表決電路的輸入端c；

第一表決電路的輸出端o連接vco的輸出。

本發明提出的一種適合于三模冗余抗set加固技術的高速環形振蕩器，采用電容耦合相位同步技術，第一延遲環和第二延遲環通過耦合電容c1實現相位同步，第二延遲環和第三延遲環通過耦合電容c2實現相位同步，第三延遲環和第一延遲環通過耦合電容c3實現相位同步，從而實現三個環路的相位同步，三個環路的輸出連接表決電路的輸入端，通過二選一的方式表決正確的vco輸出信號。

采用本發明可以達到以下技術效果：

1.采用耦合電容有效地同步了三個vco環路的相位，從而減少了因表決電路引入的環路延時，提高抗輻射vco的振蕩頻率。

2.實現了三模冗余vco結構，有效降低了vco對set的敏感程度。當某個vco環路受到單粒子轟擊時，該vco延遲單元的輸出信號將產生相位偏差，而其他兩個vco環路的延遲單元的輸出信號正常且相位一致，表決電路通過選擇三個vco環路中兩個相同的延遲單元的輸出信號而獲得正確的時鐘信號，從而達到屏蔽錯誤時鐘信號的目標，使得vco對set的敏感程度大大降低。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為現有技術中直接采用三模冗余技術實現的vco電路。

圖2為現有技術中在延遲環中引入表決電路用三模冗余技術實現的vco電路。

圖3為本發明一種適合于三模冗余抗set加固技術的高速環形振蕩器的電路。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

請參見圖3，一種適合于三模冗余抗set加固技術的高速環形振蕩器，包括第一延遲環、第二延遲環和第三延遲環構成的三個環路，三個環路通過耦合電容c1、c2和c3來實現相位同步；三個環路的輸入相同，三個環路中每一延遲環的控制電壓端vcont均與控制電壓相連；還包括第一表決電路；

其中，第一延遲環中的延遲單元1輸出端co11分別連接相位耦合電容c1的一端及第一延遲環中的延遲單元2的輸入端；第一延遲環中的延遲單元2的輸出端co12連接第一延遲環中的延遲單元3的輸入端；第一延遲環中的延遲單元3的輸出端co13分別連接相位耦合電容c3的一端及第一延遲環中的延遲單元1的輸入端，第一延遲環中的延遲單元3的輸出端co13還連接第一表決電路的輸入端a；

第二延遲環中的延遲單元1的輸出端co21連接相位耦合電容c1的另一端及第二延遲環中的延遲單元2的輸入端，第二延遲環中的延遲單元2的輸出端co22分別連接相位耦合電容c2的一端及第二延遲環中的延遲單元3的輸入端，第二延遲環中的延遲單元3的輸出端co23連接第二延遲環中的延遲單元1輸入端及第一表決電路的輸入端b；

第三延遲環中的延遲單元1輸出端co31連接第三延遲環中的延遲單元2的輸入端，第三延遲環中的延遲單元2的輸出端co32分別連接相位耦合電容c2的另一端及第三延遲環中的延遲單元3的輸入端；第三延遲環中的延遲單元3的輸出端co33連接相位耦合電容c3的另一端，及第三延遲環中的延遲單元1輸入端，第三延遲環中的延遲單元3的輸出端co33還連接第一表決電路的輸入端c；

第一表決電路的輸出端o連接vco的輸出。

本發明提出的一種適合于三模冗余抗set加固技術的高速環形振蕩器，是基于電容耦合相位同步模冗余技術的set加固差分壓控振蕩器，采用電容耦合相位同步技術，第一延遲環和第二延遲環通過耦合電容c1實現相位同步，第二延遲環和第三延遲環通過耦合電容c2實現相位同步，第三延遲環和第一延遲環通過耦合電容c3實現相位同步，從而實現三個環路的相位同步，三個環路的輸出連接表決電路的輸入端，通過二選一的方式表決正確的vco輸出信號。

本發明提出的一種適合于三模冗余抗set加固技術的高速環形振蕩器工作方式為當vco的三個環路均沒有受到set轟擊時，在控制電壓的控制下，延遲單元鏈電路通過相位耦合電容產生相位一致的周期性振蕩輸出信號輸出給表決電路產生信號輸出。此時，三個vco環路的延遲電路的差分輸出正常，即輸出信號的振蕩頻率和相位完全一致，第一表決電路接收到三個完全同步的時鐘信號而產生正確的輸出時鐘。

當某個環路受到高能粒子轟擊時，假設由第一延遲環發生set時，第一環路的延遲環路的輸出信號的相位產生偏差，而第二環路和第三環路的延遲電路的輸出信號正常，表決電路接收三個環路產生的兩個同步的時鐘信號而產生正確的輸出時鐘。因此，表決電路可以屏蔽受set影響而產生偏差的第一環路的輸出信號從而產生正確的輸出時鐘。

本發明所述采用電容耦合技術使各環之間的相位實現通步，其適用于各種環形振蕩器的延遲單元，適用于各種延遲級數的環形振蕩器，不限于三模冗余的多模冗余抗set環形振蕩器。

以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。