基于FinFET晶體管的電流模RM或非?異或單元的制作方法

本發明涉及一種rm邏輯或非-異或單元，尤其是涉及一種基于finfet晶體管的電流模rm或非-異或單元。
背景技術：
：基本門電路是數字電路中最基本的邏輯單元，異或、同或門電路是基本邏輯電路不可缺少的一部分。電流模邏輯電路具有工作頻率高、功耗低、抗干擾能力強等特點，但傳統的cmos電流模邏輯還是面臨著晶體管數量多、功耗大和設計復雜的問題。隨著vlsi技術的不斷進步，數字系統的運行速度和功耗要求不斷提高，對基本邏輯單元的性能要求也更加苛刻，要求基本邏輯單元應該具有更低的功耗和更小的延時。當普通cmos晶體管的尺寸縮小到20nm以下時，器件的漏電流會急劇增大，電路會產生較大的漏功耗。并且，電路短溝道效應變得更加明顯，器件變得相當不穩定，極大地限制了電路性能的提高。finfet管(鰭式場效晶體管，finfield-effecttransistor)是一種新的互補式金氧半導體(cmos)晶體管為一種新型的3d晶體管，finfet管的溝道采用零摻雜或是低摻雜，溝道被柵三面包圍。這種特殊的三維立體結構，增強了柵對溝道的控制能力，極大地抑制了器件的短溝道效應，減小了漏電流。finfet管具有功耗低，面積小的優點，已經成為接替普通cmos器件，延續摩爾定律的優良器件之一。電流模邏輯電路的功耗與操作頻率無關，且drcml(dual-railcurrentmodelogic)電路具有門拓撲結構一致性的特點，可通過改變輸入信號，執行不同的邏輯功能，這增加了對電路單元面積和時序可預測性，避免了為轉換邏輯功能而發生的布爾運算。數字電路可以基于“或/異或”“與/同或”等運算集為基礎的reed-muller(rm)邏輯來實現。研究表明，rm邏輯電路在實現成本、系統可測試性、電路性能改善(例如面積、速度、功耗等)等方面較tb邏輯更具優勢。現有的基于cmos晶體管的電流模rm或非-異或單元的電路圖如圖1所示。該rm邏輯電路由11個cmos管(p1、p2、n1、n2、n3、n4、n5、n6、n7、n8、n9)和運算放大器f1組成。該rm邏輯未避免下拉網絡中cmos管的串聯，造成了三層邏輯，串聯的cmos管將導致電源至地的棧高度過長，為了使電路能正常工作，需要相應提高電路的工作電源，這樣功耗就隨之增大，同時電路使用的晶體管數目較多，由此導致電路面積、延時和功耗延時積均較大。鑒此，設計一種具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小的基于finfet晶體管的電流模rm或非-異或單元具有重要意義。技術實現要素：本發明所要解決的技術問題是提供一種在具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小的基于finfet晶體管的電流模rm或非-異或單元。本發明解決上述技術問題所采用的技術方案為：一種基于finfet晶體管的rm或非-異或單元，其特征在于包括第一p型finfet管、第二p型finfet管、第一n型finfet管、第二n型finfet管、第三n型finfet管、第四n型finfet管、第五n型finfet管、第六n型finfet管和第七n型finfet管，所述的第一p型finfet管和所述的第二p型finfet管分別為低閾值p型finfet管，所述的第一n型finfet管、所述的第二n型finfet管、所述的第三n型finfet管、所述的第四n型finfet管、所述的第五n型finfet管和所述的第七n型finfet管為低閾值n型finfet管，所述的第六n型finfet管為高閾值n型finfet管；所述的第一p型finfet管的源極和所述的第二p型finfet管的源極均接入電源，所述的第一p型finfet管的前柵、所述的第一p型finfet管的背柵、所述的第二p型finfet管的前柵和所述的第二p型finfet管的背柵連接且其連接端為所述的電流模rm或非-異或單元的第一控制端，所述的第一p型finfet管的漏極、所述的第一n型finfet管的漏極和所述的第三n型finfet管的漏極連接，且其連接端為所述的電流模rm或非-異或單元的輸出端，用于輸出或非-異或邏輯信號，所述的第二p型finfet管的漏極、所述的第二n型finfet管的漏極和所述的第四n型finfet管的漏極連接，所述的第一n型finfet管的源極、所述的第二n型finfet管的源極和所述的第五n型finfet管的漏極連接，所述的第三n型finfet管的源極、所述的第四n型finfet管的源極和所述的第六n型finfet管的漏極連接，所述的第五n型finfet管的源極、所述的第六n型finfet管的源極和所述的第七n型finfet管的漏極連接，所述的第七n型finfet管的源極接地，所述的第七n型finfet管的前柵和所述的第七n型finfet管的背柵連接且其連接端為所述的電流模rm或非-異或單元的第二控制端，所述的第五n型finfet管的背柵為所述的電流模rm或非-異或單元的第一輸入端，接入第一輸入信號，所述的第五n型finfet管的前柵為所述的電流模rm或非-異或單元的第二輸入端，接入第二輸入信號，所述的第二n型finfet管的前柵、所述的第二n型finfet管的背柵、所述的第三n型finfet管的前柵和所述的第三n型finfet管的背柵連接且其連接端為所述的電流模rm或非-異或單元的第三輸入端，接入第三輸入信號，所述的第六n型finfet管的前柵為所述的電流模rm或非-異或單元的第一反相輸入端，接入第一輸入信號的反相信號，所述的第六n型finfet管的背柵為所述的電流模rm或非-異或單元的第二反相輸入端，接入第二輸入信號的反相信號，所述的第一n型finfet管的前柵、所述的第一n型finfet管的背柵、所述的第四n型finfet管的前柵和所述的第四n型finfet管的背柵連接且其連接端為所述的電流模rm或非-異或單元的第三反相輸入端，接入第三輸入信號的反相信號。所述的第一p型finfet管和所述的第二p型finfet管的閾值電壓均為0.17v，所述的第一n型finfet管、所述的第二n型finfet管、所述的第三n型finfet管、所述的第四n型finfet管和所述的第七n型finfet管的閾值電壓為0.33v；所述的第五n型finfet管的閾值電壓為0.47v，所述的第六n型finfet管的閾值電壓為0.70v。所述的第一p型finfet管鰭的個數為1，所述的第二p型finfet管鰭的個數為1，所述的第一n型finfet管鰭的個數為2，所述的第二n型finfet管鰭的個數為2，所述的第三n型finfet管鰭的個數為2，所述的第四n型finfet管鰭的個數為2，所述的第五n型finfet管鰭的個數為4，所述的第六n型finfet管鰭的個數為6，所述的第七n型finfet管鰭的個數為6。與現有技術相比，本發明的優點在于通過第一p型finfet管和第二p型finfet管構成電流模rm或非-異或單元的上拉電阻網絡，第七n型finfet管作為獨立電流源，而第六n型finfet管實現“與功能”，第五n型finfet管實現“或功能”，由此將finfet管、雙規電流模結構和rm邏輯結合起來實現rm邏輯電路中的或非-異或(nor-xor)復合門電路，減小電路的面積，降低電路的延時，保留了電流模邏輯賦值電路的上拉電阻網絡和獨立電流源結構，通過控制的輸入信號來實現不同的復雜門電路邏輯功能，不需要另外加反相器得到相反的邏輯輸出，進一步減少了晶體管的個數，由此在具有正確的邏輯功能的基礎上，電路面積、延時、功耗和功耗延時積均較小。附圖說明圖1為現有的基于cmos晶體管的電流模rm或非-異或單元的電路圖；圖2為本發明的基于finfet晶體管的電流模rm或非-異或單元的電路圖；圖3為標準電壓(1v)下本發明的基于finfet晶體管的電流模rm或非-異或單元在bsimimg標準工藝下仿真波形圖。具體實施方式以下結合附圖實施例對本發明作進一步詳細描述。實施例一：如圖2所示，一種基于finfet晶體管的rm或非-異或單元，包括第一p型finfet管p1、第二p型finfet管p2、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7，第一p型finfet管p1和第二p型finfet管p2分別為低閾值p型finfet管，第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5和第七n型finfet管n7為低閾值n型finfet管，第六n型finfet管n6為高閾值n型finfet管；第一p型finfet管p1的源極和第二p型finfet管p2的源極均接入電源vdd，第一p型finfet管p1的前柵、第一p型finfet管p1的背柵、第二p型finfet管p2的前柵和第二p型finfet管p2的背柵連接且其連接端為電流模rm或非-異或單元的第一控制端，接入第一電壓控制信號vrfp，第一p型finfet管p1的漏極、第一n型finfet管n1的漏極和第三n型finfet管n3的漏極連接且其連接端為電流模rm或非-異或單元的輸出端，用于輸出或非-異或邏輯信號y，第二p型finfet管p2的漏極、第二n型finfet管n2的漏極和第四n型finfet管n4的漏極連接，第一n型finfet管n1的源極、第二n型finfet管n2的源極和第五n型finfet管n5的漏極連接，第三n型finfet管n3的源極、第四n型finfet管n4的源極和第六n型finfet管n6的漏極連接，第五n型finfet管n5的源極、第六n型finfet管n6的源極和第七n型finfet管n7的漏極連接，第七n型finfet管n7的源極接地，第七n型finfet管n7的前柵和第七n型finfet管n7的背柵連接且其連接端為電流模rm或非-異或單元的第二控制端，接入第二電壓控制信號vrfn，第五n型finfet管n5的背柵為電流模rm或非-異或單元的第一輸入端，接入第一輸入信號a，第五n型finfet管n5的前柵為電流模rm或非-異或單元的第二輸入端，接入第二輸入信號b，第二n型finfet管n2的前柵、第二n型finfet管n2的背柵、第三n型finfet管n3的前柵和第三n型finfet管n3的背柵連接且其連接端為電流模rm或非-異或單元的第三輸入端，接入第三輸入信號c，第六n型finfet管n6的前柵為電流模rm或非-異或單元的第一反相輸入端，接入第一輸入信號的反相信號ab，第六n型finfet管n6的背柵為電流模rm或非-異或單元的第二反相輸入端，接入第二輸入信號的反相信號bb，第一n型finfet管n1的前柵、第一n型finfet管n1的背柵、第四n型finfet管n4的前柵和第四n型finfet管n4的背柵連接且其連接端為電流模rm或非-異或單元的第三反相輸入端，接入第三輸入信號的反相信號cb。本實施例中，或非-異或邏輯信號y的邏輯表達式為y＝a+b⊕c。本實施例中，第一電壓控制信號vrfp由偏置電路產生，通常為0.3v～0.8v，第二電壓控制信號vrfn通常由常規的電流鏡的偏置實現，第二電壓控制信號vrfn為0.6v～1v。實施例二：如圖2所示，一種基于finfet晶體管的rm或非-異或單元，包括第一p型finfet管p1、第二p型finfet管p2、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7，第一p型finfet管p1和第二p型finfet管p2分別為低閾值p型finfet管，第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5和第七n型finfet管n7為低閾值n型finfet管，第六n型finfet管n6為高閾值n型finfet管；第一p型finfet管p1的源極和第二p型finfet管p2的源極均接入電源vdd，第一p型finfet管p1的前柵、第一p型finfet管p1的背柵、第二p型finfet管p2的前柵和第二p型finfet管p2的背柵連接且其連接端為電流模rm或非-異或單元的第一控制端，接入第一電壓控制信號vrfp，第一p型finfet管p1的漏極、第一n型finfet管n1的漏極和第三n型finfet管n3的漏極連接且其連接端為電流模rm或非-異或單元的輸出端，用于輸出或非-異或邏輯信號y，第二p型finfet管p2的漏極、第二n型finfet管n2的漏極和第四n型finfet管n4的漏極連接，第一n型finfet管n1的源極、第二n型finfet管n2的源極和第五n型finfet管n5的漏極連接，第三n型finfet管n3的源極、第四n型finfet管n4的源極和第六n型finfet管n6的漏極連接，第五n型finfet管n5的源極、第六n型finfet管n6的源極和第七n型finfet管n7的漏極連接，第七n型finfet管n7的源極接地，第七n型finfet管n7的前柵和第七n型finfet管n7的背柵連接且其連接端為電流模rm或非-異或單元的第二控制端，接入第二電壓控制信號vrfn，第五n型finfet管n5的背柵為電流模rm或非-異或單元的第一輸入端，接入第一輸入信號a，第五n型finfet管n5的前柵為電流模rm或非-異或單元的第二輸入端，接入第二輸入信號b，第二n型finfet管n2的前柵、第二n型finfet管n2的背柵、第三n型finfet管n3的前柵和第三n型finfet管n3的背柵連接且其連接端為電流模rm或非-異或單元的第三輸入端，接入第三輸入信號c，第六n型finfet管n6的前柵為電流模rm或非-異或單元的第一反相輸入端，接入第一輸入信號的反相信號ab，第六n型finfet管n6的背柵為電流模rm或非-異或單元的第二反相輸入端，接入第二輸入信號的反相信號bb，第一n型finfet管n1的前柵、第一n型finfet管n1的背柵、第四n型finfet管n4的前柵和第四n型finfet管n4的背柵連接且其連接端為電流模rm或非-異或單元的第三反相輸入端，接入第三輸入信號的反相信號cb。本實施例中，或非-異或邏輯信號y的邏輯表達式為y＝a+b⊕c。本實施例中，第一電壓控制信號vrfp由偏置電路產生，通常為0.3v～0.8v，第二電壓控制信號vrfn通常由常規的電流鏡的偏置實現，第二電壓控制信號vrfn為0.6v～1v。本實施例中，第一p型finfet管p1和第二p型finfet管p2的閾值電壓均為0.17v，第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4和第七n型finfet管n7的閾值電壓為0.33v；第五n型finfet管n5的閾值電壓為0.47v，第六n型finfet管n6的閾值電壓為0.70v。實施例三：如圖2所示，一種基于finfet晶體管的rm或非-異或單元，包括第一p型finfet管p1、第二p型finfet管p2、第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5、第六n型finfet管n6和第七n型finfet管n7，第一p型finfet管p1和第二p型finfet管p2分別為低閾值p型finfet管，第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4、第五n型finfet管n5和第七n型finfet管n7為低閾值n型finfet管，第六n型finfet管n6為高閾值n型finfet管；第一p型finfet管p1的源極和第二p型finfet管p2的源極均接入電源vdd，第一p型finfet管p1的前柵、第一p型finfet管p1的背柵、第二p型finfet管p2的前柵和第二p型finfet管p2的背柵連接且其連接端為電流模rm或非-異或單元的第一控制端，接入第一電壓控制信號vrfp，第一p型finfet管p1的漏極、第一n型finfet管n1的漏極和第三n型finfet管n3的漏極連接且其連接端為電流模rm或非-異或單元的輸出端，用于輸出或非-異或邏輯信號y，第二p型finfet管p2的漏極、第二n型finfet管n2的漏極和第四n型finfet管n4的漏極連接，第一n型finfet管n1的源極、第二n型finfet管n2的源極和第五n型finfet管n5的漏極連接，第三n型finfet管n3的源極、第四n型finfet管n4的源極和第六n型finfet管n6的漏極連接，第五n型finfet管n5的源極、第六n型finfet管n6的源極和第七n型finfet管n7的漏極連接，第七n型finfet管n7的源極接地，第七n型finfet管n7的前柵和第七n型finfet管n7的背柵連接且其連接端為電流模rm或非-異或單元的第二控制端，接入第二電壓控制信號vrfn，第五n型finfet管n5的背柵為電流模rm或非-異或單元的第一輸入端，接入第一輸入信號a，第五n型finfet管n5的前柵為電流模rm或非-異或單元的第二輸入端，接入第二輸入信號b，第二n型finfet管n2的前柵、第二n型finfet管n2的背柵、第三n型finfet管n3的前柵和第三n型finfet管n3的背柵連接且其連接端為電流模rm或非-異或單元的第三輸入端，接入第三輸入信號c，第六n型finfet管n6的前柵為電流模rm或非-異或單元的第一反相輸入端，接入第一輸入信號的反相信號ab，第六n型finfet管n6的背柵為電流模rm或非-異或單元的第二反相輸入端，接入第二輸入信號的反相信號bb，第一n型finfet管n1的前柵、第一n型finfet管n1的背柵、第四n型finfet管n4的前柵和第四n型finfet管n4的背柵連接且其連接端為電流模rm或非-異或單元的第三反相輸入端，接入第三輸入信號的反相信號cb。本實施例中，或非-異或邏輯信號y的邏輯表達式為本實施例中，第一電壓控制信號vrfp由偏置電路產生，通常為0.3v～0.8v，第二電壓控制信號vrfn通常由常規的電流鏡的偏置實現，第二電壓控制信號vrfn為0.6v～1v。本實施例中，第一p型finfet管p1和第二p型finfet管p2的閾值電壓均為0.17v，第一n型finfet管n1、第二n型finfet管n2、第三n型finfet管n3、第四n型finfet管n4和第七n型finfet管n7的閾值電壓為0.33v；第五n型finfet管n5的閾值電壓為0.47v，第六n型finfet管n6的閾值電壓為0.70v。本實施例中，第一p型finfet管p1鰭的個數為1，第二p型finfet管p2鰭的個數為1，第一n型finfet管n1鰭的個數為2，第二n型finfet管n2鰭的個數為2，第三n型finfet管n3鰭的個數為2，第四n型finfet管n4鰭的個數為2，第五n型finfet管n5鰭的個數為4，第六n型finfet管n6鰭的個數為6，第七n型finfet管n7鰭的個數為6。為了驗證本發明的基于finfet晶體管的電流模rm或非-異或單元的優益性，在bsimimg標準工藝下，使用電路仿真工具hspice在電路的輸入頻率為100mhz、200mhz、500mhz、1ghz的條件下，將本發明的一種基于finfet晶體管的電流模rm或非-異或單元、圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元(簡稱同柵或非-異或單元)這兩種雙軌電流模rm或非-異或單元進行仿真比較分析，bsimimg工藝庫對應的電源電壓為1v。標準電壓(1v)下，本發明的基于finfet晶體管的電流模rm或非-異或單元基于bsimimg標準工藝的仿真波形圖如圖3所示。在bsimimg標準工藝，輸入頻率為100mhz條件下對本發明的基于finfet晶體管的電流模rm或非-異或單元、圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元進行仿真比較，其性能比較表如表1所示。表1電路類型晶體管數目延時(ps)功耗(μw)功耗延時積(fj)本發明的或非-異或單元1622.6557.861.310同柵或非-異或單元1420.9865.251.368從表1中可以得出：本發明的基于finfet晶體管的電流模rm或非-異或單元與圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元相比，晶體管數目減少了2個，延時增大了7.37％，功耗減小了11.33％，功耗延時積減小了4.23％。在bsimimg標準工藝，輸入頻率為200mhz條件下對本發明的基于finfet晶體管的電流模rm或非-異或單元、圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元進行仿真比較，其性能比較表如表2所示。表2從表2中可以得出：本發明的基于finfet晶體管的電流模rm或非-異或單元與圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元相比，晶體管數目減少了2個，延時增大了7.37％，功耗減小了了10.97％，功耗延時積減小了3.94％。在bsimimg標準工藝，輸入頻率為500mhz條件下對本發明的基于finfet晶體管的電流模rm或非-異或單元、圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元進行仿真比較，其性能比較表如表3所示。表3電路類型晶體管數目延時(ns)功耗(μw)功耗延時積(fj)本發明的異或/同或門電路1622.6558.791.331同柵異或/同或門電路1420.9865.281.370從表3中可以得出：本發明的基于finfet晶體管的電流模rm或非-異或單元與圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元相比，晶體管數目減少了2個，延時增大了7.37％，功耗減小了9.94％，功耗延時積減小了2.84％。在bsimimg標準工藝，輸入頻率為1ghz條件下對本發明的一種基于finfet晶體管的電流模rm或非-異或單元、圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元進行仿真比較，其性能比較表如表4所示。表4電路類型晶體管數目延時(ns)功耗(μw)功耗延時積(fj)本發明的異或/同或門電路1622.6559.411.345同柵異或/同或門電路1420.9865.311.370從表4中可以得出：本發明的基于finfet晶體管的電流模rm或非-異或單元與圖1所示的現有的基于cmos晶體管的電流模rm或非-異或單元相比，晶體管數目減少了2個，延時降低了7.37％，功耗減小了9.03％，功耗延時積減小了1.82％。當前第1頁12