一種射頻開關電路的制作方法

本發明涉及射頻集成電路技術領域，更具體地說，涉及一種射頻開關電路。

背景技術：

隨著移動終端版本的不斷演進和wcdma與3gpplte標準的采納，目前蜂窩通信工作頻段已經增加到14或16個，在移動小型設備中要支持如此多頻段和工作模式，射頻(rf)開關扮演了越來越重要的作用，特別是主天線開關。但主天線開關通常包含gsm和3g./4g等頻段通路，尺寸最大，復雜性最高，功率處理能力也要求最強，其至少要具備+36dbmgsmtx功率容量，如果考慮電路損耗和天線失配，功率處理能力應達到+40dbm(10w)。另外考慮到正交頻分多址(ofdma)等這些復雜的調制方案產生的波形幅度變化范圍非常大，因此信號具有很高的峰均比(papr)，這要求處理它們的射頻開關具有杰出的線性度，以便最大限度地降低射頻信號路徑中的失真。由于低功耗高集成高可靠性的優勢，基于硅襯底的射頻開關在高擲數開關應用中具有一定優勢。考慮到由硅材料制作的晶體管的漏源擊穿電壓只有3.0～4.0v，當前主流的絕緣硅(soi)cmos射頻開關通常采用堆疊晶體管(stacked-fets)技術來提高開關的功率處理能力。

如圖1所示，目前射頻開關電路中的每一條通路通常由一個串聯支路和一個并聯支路組成，每個串聯支路和并聯支路由一個或多個n型mos晶體管堆疊組成，其中每個晶體管的柵極都分別與一個電阻rg串聯。然而，由于mos晶體管存在多處寄生電容效應以及柵電阻rg并不能完全阻斷射頻信號，總的射頻電壓擺幅將會不均勻地分布在各個mos晶體管上。這種電壓擺幅不均勻分布的效應還跟管子尺寸有關，管子尺寸越小，電壓擺幅不均勻分布的現象就越嚴重。對于射頻開關，為了獲得較低的插入損耗，通常串聯支路的管子尺寸較大，串聯支路的晶體管鏈的電壓擺幅不平衡分布現象并不嚴重；然而并聯支路中管子的尺寸通常較小，一般為串聯支路中管子尺寸的5分之一至七分之一，當并聯支路處于off狀態時，堆疊晶體管鏈的頂端管子承受最大的電壓擺幅，底端管子承受最小的電壓擺幅，分布在各個晶體管上的電壓擺幅從堆疊晶體管鏈的頂端至底端依次減小。一方面，頂端晶體管將首先達到擊穿電壓，限制了射頻開關能夠處理的最大輸入功率；另一方面，具有較大電壓擺幅的mos晶體管將貢獻更大的高次諧波，從而降低了射頻開關的總體線性度。傳統的解決方法是增加串聯和并聯支路堆疊晶體管的數量，其代價是產生更大的插入損耗和占用更大的芯片面積。

因此，如何使射頻電壓擺幅盡量均勻地分布在各個mos晶體管上，提高開關的功率處理能力和線性度，同時防止堆疊晶體管鏈頂端的mos晶體管在大電壓擺幅下首先被擊穿，實現可靠性更高的射頻開關，是本領域技術人員需要解決的問題。

技術實現要素：

本發明的目的在于提供一種射頻開關電路，以實現提高開關的功率處理能力和線性度，同時防止堆疊晶體管鏈頂端的mos晶體管在大電壓擺幅下首先被擊穿，實現可靠性更高的射頻開關。

為實現上述目的，本發明實施例提供了如下技術方案：

一種射頻開關電路，包括多個射頻信號通路，每個射頻信號通路包括串聯支路和并聯支路，每個并聯支路包括n個堆疊的mos晶體管；其中，n為大于1的正整數；每個并聯支路還包括：

分別與n個mos晶體管柵極相連的n個柵極并聯電阻；

一端與至少一個柵極并聯電阻相連，另一端與并聯控制信號相連的m個偏置電阻；其中，m為大于1且小于n的正整數。

其中，當m為2時，每個并聯支路包括：

分別與n個mos晶體管柵極相連的n個柵極并聯電阻；

一端與前k個柵極并聯電阻相連，另一端與并聯控制信號相連的第一偏置電阻；其中，k為大于1且小于n的正整數；

一端與后n-k個柵極并聯電阻相連，另一端與并聯控制信號相連的第二偏置電阻。

其中，每個射頻信號通路中的串聯支路的一端與天線端口相連，另一端與射頻信號端口相連；每個射頻信號通路中的并聯支路一端與射頻信號端口相連，另一端與接地端相連。

其中，每個射頻信號通路中的串聯支路包括：

n個堆疊的mos晶體管；

一端與n個mos晶體管的柵極相連，另一端均與串聯控制信號相連的n個柵極串聯電阻。

其中，每個并聯支路中的mos晶體管為n型晶體管。

其中，每個串聯支路中的mos晶體管為n型晶體管。

其中，在每個射頻信號通路中，在同一時刻僅保持并聯控制信號和串聯控制信號中的一者為高電平。

其中，當目標射頻信號通路開啟時，所述目標射頻信號通路的串聯控制信號為高電平，所述目標射頻信號通路的并聯控制信號為低電平；除所述目標射頻信號通路之外的其他射頻信號通路中，串聯控制信號為低電平，并聯控制信號為高電平。

通過以上方案可知，本發明實施例提供的一種射頻開關電路，包括多個射頻信號通路，每個射頻信號通路包括串聯支路和并聯支路，每個并聯支路包括n個堆疊的mos晶體管；其中，n為大于1的正整數；每個并聯支路還包括：分別與n個mos晶體管柵極相連的n個柵極并聯電阻；一端與至少一個柵極并聯電阻相連，另一端與并聯控制信號相連的m個偏置電阻；其中，m為大于1且小于n的正整數。可見，在本方案中，并聯支路中的每個柵極并聯電阻均與偏置電阻相連后再一同連接到控制信號端口，能夠非常有效地改善大電壓擺幅在各個堆疊的mos晶體管上的不均勻分布，讓每個管子都承受比較均勻的電壓擺幅，從而防止堆疊晶體管鏈頂端的管子率先被擊穿，以及防止管子上大電壓擺幅所導致的開關諧波的惡化，進一步提高了射頻開關的功率處理能力和線性度。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為現有技術中射頻開關結構電路圖；

圖2為現有技術中射頻開關結構各晶體管承受的電壓擺幅仿真曲線示意圖；

圖3為本發明實施例公開的射頻開關實施例的電路圖；

圖4為本發明實施例公開的一射頻開關結構各晶體管承受的電壓擺幅仿真曲線示意圖；

圖5為本發明實施例公開的一射頻開關結構與現有技術中射頻開關結構各晶體管承受的最大電壓幅度仿真對比曲線示意圖；

圖6為本發明實施例公開的一射頻開關結構與現有技術中射頻開關結構插入損耗vs輸入功率的仿真對比曲線示意圖；

圖7為本發明實施例公開的一射頻開關結構與現有技術中射頻開關結構二次諧波vs輸入功率的仿真對比曲線示意圖；

圖8為本發明實施例公開的一射頻開關結構與現有技術中射頻開關結構三次諧波vs輸入功率的仿真對比曲線示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

本發明實施例公開了一種射頻開關電路，以實現提高開關的功率處理能力和線性度，同時防止堆疊晶體管鏈頂端的mos晶體管在大電壓擺幅下首先被擊穿，實現可靠性更高的射頻開關。

本發明實施例提供的一種射頻開關電路，包括多個射頻信號通路，每個射頻信號通路包括串聯支路和并聯支路，每個并聯支路包括n個堆疊的mos晶體管；其中，n為大于1的正整數；每個并聯支路還包括：

分別與n個mos晶體管柵極相連的n個柵極并聯電阻；

一端與至少一個柵極并聯電阻相連，另一端與并聯控制信號相連的m個偏置電阻；其中，m為大于1且小于n的正整數。

其中，每個射頻信號通路中的串聯支路的一端與天線端口相連，另一端與射頻信號端口相連；每個射頻信號通路中的并聯支路一端與射頻信號端口相連，另一端與接地端相連。

其中，每個射頻信號通路中的串聯支路包括：

n個堆疊的mos晶體管；

一端與n個mos晶體管的柵極相連，另一端均與串聯控制信號相連的n個柵極串聯電阻。

具體的，參見圖1，為本實施例提供的現有射頻開關結構電路圖，可以看出，射頻開關電路中的射頻信號通路由一個串聯支路和一個并聯支路組成；例如：串聯支路1一端與rf1射頻信號端口相連，另一端與天線端口ant相連；并聯支路1一端與rf1射頻信號端口相連，另一端與地相連；其他射頻通路(rf2,rf3,…,rfn)的連接與rf1通路相同。并且，根據不同應用不同功率容量的需求，串聯支路和并聯支路由一個或多個n型mos晶體管堆疊組成，其中每個晶體管的柵極都分別與一個電阻rg串聯。

串聯支路1中堆疊的n個n型mos晶體管(m1，m2，…，mn)的柵極都分別與一個柵串聯電阻rg相連，所有串聯支路1中的柵串聯電阻rg的另外一端都與控制信號vgser1相連；并聯支路1中堆疊的n個n型mos晶體管(m01，m02，…，m0n)的柵極都分別與一個柵串聯電阻rg相連，所有并聯支路1中的柵串聯電阻rg的另外一端都與控制信號vgsht1相連。其他射頻通路(rf2，rf3，…，rfn)中的串聯支路(串聯支路2，3，…，n)的連接結構與rf1通路中的串聯支路1相同，其他射頻通路(rf2，rf3，…，rfn)中的并聯支路(并聯支路2，3，…，n)的連接結構與rf1通路中的并聯支路1相同。

控制信號對(vgser1與vgsht1，vgser2與vgsht2，…，vgsern與vgshtn)在同一時刻保持其中之一為高電平(通常為2.0至2.5v)，另外一個為低電平(通常為-2.0至-2.5v)。當第一個射頻信號通路rf1開啟時，控制信號vgser1為高電平，rf1通路下的串聯支路1進入on(開)的狀態，控制信號vgsht1為低電平，rf1通路下的并聯支路1進入off(關)的狀態；剩余其他通路(rf2，rf3，…，rfn)中的串聯支路2、3、…、n的控制信號(vgser2，vgser3，…，vgsern)為低電平，串聯支路2、3、…、n進入off(關)的狀態，并聯支路2、3、…、n的控制信號(vgsht2，vgsht3，…，vgshtn)為高電平，并聯支路2、3、…、n進入on(開)的狀態。

在理想狀態下，off支路每一個堆疊的晶體管能夠平均分到相同的射頻電壓擺幅，這時射頻開關能夠處理的最大輸入功率為：

其中，設支路由n個晶體管堆疊組成，且單個晶體管的源漏擊穿電壓為vbdds，負載阻抗為zo。

然而，由于mos晶體管存在多處寄生電容效應以及柵電阻rg并不能完全阻斷射頻信號，總的射頻電壓擺幅將會不均勻地分布在各個mos晶體管上。同時，這種電壓擺幅不均勻分布的效應還跟管子尺寸有關，管子尺寸越小，電壓擺幅不均勻分布的現象就越嚴重。對于射頻開關，為了獲得較低的插入損耗，通常串聯支路的管子尺寸較大，串聯支路的晶體管鏈的電壓擺幅不平衡分布現象并不嚴重；然而并聯支路中管子的尺寸通常較小，一般為串聯支路中管子尺寸的5分之一至七分之一。

圖2是采用現有技術中的一個單刀雙擲(spdt)開關在輸入功率為36dbm時，處于off狀態的并聯支路堆疊的各個晶體管承受的電壓擺幅仿真曲線。由圖2可知，當并聯支路處于off狀態時，堆疊晶體管鏈的頂端管子承受最大的電壓擺幅，底端管子承受最小的電壓擺幅，分布在各個晶體管上的電壓擺幅從堆疊晶體管鏈的頂端至底端依次減小。一方面，頂端晶體管將首先達到擊穿電壓，這時公式(1)將被替換成：

明顯pmax2＜pmax1，從而限制了射頻開關能夠處理的最大輸入功率。另一方面，具有較大電壓擺幅的mos晶體管將貢獻更大的高次諧波，從而降低了射頻開關的總體線性度。傳統的解決方法是再增加串聯和并聯支路堆疊晶體管的數量，其代價是產生更大的插入損耗和占用更大的芯片面積。

因此，在本實施例中，將并聯支路分為多個部分，每個部分中的mos晶體管的柵極均通過柵極并聯電阻與一個偏置電阻相連，偏置電阻的另一端與并聯控制信號相連，需要說明的是，若并聯支路中包括m個偏置電阻，則相當于將所有mos晶體管分為m個部分；這樣通過偏置電阻再與并聯控制信號相連，可有效地改善大電壓擺幅在各個堆疊的mos晶體管上的不均勻分布，讓每個管子都承受比較均勻的電壓擺幅，從而防止堆疊晶體管鏈頂端的管子被擊穿以及降低管子上電壓擺幅諧波的產生，使得開關的功率處理能力更接近于公式(1)。

需要說明的是，本方案適用于對稱結構的單刀多擲天線開關芯片，也可以很容易擴展到頻帶選擇開關、分集天線開關和非對稱開關結構以及多刀多擲的開關芯片的應用中。

參見圖3，在本實施例中，m為2，每個并聯支路包括：

分別與n個mos晶體管柵極相連的n個柵極并聯電阻；

一端與前k個柵極并聯電阻相連，另一端與并聯控制信號相連的第一偏置電阻；其中，k為大于1且小于n的正整數；

一端與后n-k個柵極并聯電阻相連，另一端與并聯控制信號相連的第二偏置電阻。

其中，每個并聯支路中的mos晶體管為n型晶體管；每個串聯支路中的mos晶體管為n型晶體管；在每個射頻信號通路中，在同一時刻僅保持并聯控制信號和串聯控制信號中的一者為高電平；當目標射頻信號通路開啟時，所述目標射頻信號通路的串聯控制信號為高電平，所述目標射頻信號通路的并聯控制信號為低電平；除所述目標射頻信號通路之外的其他射頻信號通路中，串聯控制信號為低電平，并聯控制信號為高電平。

具體的，在本實施例中的m＝2，即偏置電阻的數量為兩個，分別為第一偏執電阻和第二偏執電阻；由于本方案中有兩個偏執電阻，相當于將并聯支路中的n個mos晶體管分為兩部分；一部分是前k(1<k<n)個堆疊的晶體管，另一部分是后面n-k個堆疊的晶體管，需要說明的是，由于本方案中的mos晶體管均采用堆疊晶體管技術，因此在本實施例中對mos晶體管按照從前至后進行描述，從前至后可以理解為：并聯支路與射頻信號端口相連的一端為前，也可以理解為：并聯支路與接地端相連的一端為前，在此并不具體限定，只要能將n個mos晶體管分為兩部分即可。

具體的，如圖3所示，本發明提供的射頻開關含有n個射頻信號通路(rf1，rf2，rf3，…，rfn)，每一條通路由一個串聯支路和一個并聯支路組成。串聯支路1一端與rf1射頻信號端口相連，另一端與天線端口ant相連；并聯支路1一端與rf1射頻信號端口相連，另一端與地相連。其他射頻通路(rf2，rf3，…，rfn)的連接與rf1通路相同。根據不同應用不同功率容量的需求，串聯支路和并聯支路由一個或多個n型mos晶體管堆疊組成，其中每個晶體管的柵極都分別與一個電阻rg串聯。

串聯支路1中堆疊的n個n型mos晶體管(m1，m2，…，mn)的柵極都分別與一個柵串聯電阻rg相連，串聯支路1中的所有柵串聯電阻rg的另外一端都與控制信號vgser1相連；并聯支路1中堆疊的n個n型mos晶體管(m01，m02，…，m0n)的柵極都分別與一個柵串聯電阻rg相連，然后并聯支路1中前k(1<k<n)個堆疊的晶體管(m01，m02，…，m0k)所連接的柵串聯電阻rg的另外一端都與一個偏置電阻rbias1相連，而并聯支路1中后面n-k個堆疊的晶體管(m0(k+1)，m0(k+2)，…，m0n)所連接的柵串聯電阻rg的另外一端都與一個偏置電阻rbias2相連，偏置電阻rbias1和rbias2的另外一端都與控制信號vgsht1相連。其他射頻通路(rf2，rf3，…，rfn)中的串聯支路(串聯支路2，3，…，n)的連接結構與rf1通路中的串聯支路1相同，其他射頻通路(rf2，rf3，…，rfn)中的并聯支路(并聯支路2，3，…，n)的連接結構與rf1通路中的并聯支路1相同。

需要說明的是，本實施例中的vgser1與vgsht1，vgser2與vgsht2，…，vgsern與vgshtn為一個控制信號對，在同一時刻保持其中之一為高電平(通常為2.0至2.5v)，另外一個為低電平(通常為-2.0至-2.5v)。當rf1通路開啟時，控制信號vgser1為高電平，rf1通路下的串聯支路1進入on(開)的狀態，控制信號vgsht1為低電平，rf1通路下的并聯支路1進入off(關)的狀態；剩余其他通路(rf2，rf3，…，rfn)中的串聯支路2、3、…、n的控制信號(vgser2，vgser3，…，vgsern)為低電平，串聯支路2、3、…、n進入off(關)的狀態，并聯支路2、3、…、n的控制信號(vgsht2，vgsht3，…，vgshtn)為高電平，并聯支路2、3、…、n進入on(開)的狀態。

需要說明的是，本方案所提及的所有控制信號對的值，所有電阻的元件值，以及所有n類mos晶體管的尺寸值，需要根據射頻開關的具體情況來設計，這對于本領域技術人員來講是易于理解的。

圖4是采用本發明的一個單刀雙擲(spdt)開關實施例在輸入功率為36dbm時，處于off狀態的并聯支路堆疊的各個晶體管承受的電壓擺幅仿真曲線；圖5是采用本發明與現有技術的一個單刀雙擲(spdt)開關實施例在輸入功率為36dbm時，處于off狀態的并聯支路堆疊的各個晶體管承受的最大電壓幅度仿真對比曲線。仿真與實驗結果表明，現有的典型開關電路結構會使射頻電壓擺幅自上而下、不均勻地分布在各個堆疊的mos晶體管上，而采用本發明的開關射頻電壓擺幅相對均勻地分布在各個堆疊的mos晶體管上，從而提高了開關的魯棒性。

圖6是采用本發明與現有技術的一個單刀雙擲(spdt)開關實施例插入損耗vs輸入功率的仿真對比曲線。結果表明，采用本發明內容的開關電路的0.1db功率壓縮點要高于采用現有技術的開關，本發明起到了提供開關功率處理能力的作用。圖7和圖8分別是采用本發明與現有技術的一個單刀雙擲(spdt)開關實施例二次諧波vs輸入功率和三次諧波vs輸入功率的仿真對比曲線。結果表明，在大信號功率條件下，采用本發明內容的開關電路的二次和三次諧波明顯好于采用現有技術的開關。仿真和實驗結果表明，利用本發明所提出的射頻開關結構能夠有效改善堆疊管子鏈電壓擺幅不均勻分配的問題，從而提高開關的功率處理能力和線性度。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。