瞬態脈沖寬度展寬電路及方法與流程

本發明涉及數字電路技術領域，特別是涉及一種瞬態脈沖寬度展寬電路及方法。

背景技術：

高能粒子入射半導體材料后，其將導致目標材料電離并在軌跡上淀積電荷；這將使得半導體器件或集成電路性能退化或功能失效，該現象統稱為單粒子效應(singleeventeffect，see)。單粒子瞬態脈沖指粒子軌跡上產生的電荷被敏感節點收集，并導致電壓和電流瞬時變化的現象。目前，單粒子瞬態脈沖已成為國內外關注焦點。在試驗測量過程中，傳統單粒子瞬態脈沖的檢測方法是依賴于高精度測量儀器來捕捉復雜電路系統中瞬態脈沖的波形與寬度，但由于單粒子瞬態脈沖寬度很小，一般均在1ns以下，因此對測量儀器要求較高，且單粒子瞬態脈沖波形在通過測量儀器時會受漂移電容影響而產生失真，因而通過該方式檢測單粒子瞬態脈沖的誤差較大。

技術實現要素：

基于此，本發明實施例提供了瞬態脈沖寬度展寬電路及方法，能夠有效展寬瞬態脈沖寬度，有利于提高后續電路對瞬態脈沖的檢測準確度。

本發明提供一種瞬態脈沖寬度展寬電路，包括若干個串聯的展寬單元，每個展寬單元包括第一反相電路和第二反相電路，所述第一反相電路和第二反相電路為非對稱結構，第一反相電路的輸入端連接其所在展寬單元的輸入端，第一反相電路的輸出端連接第二反相電路的輸入端，第二反相電路的輸出端連接其所在展寬單元的輸出端；

瞬態脈沖信號輸入所述瞬態脈沖寬度展寬電路，依次通過各展寬單元，各展寬單元的第一反相電路和第二反相電路分別輸出與其輸入脈沖信號反相的脈沖，且所述第二反相電路輸出脈沖的上升時間/下降時間大于所述第一反相電路輸出脈沖的下降時間/上升時間。

本發明另一方面提供一種瞬態脈沖寬度展寬方法，包括：

調整所述瞬態脈沖寬度展寬電路，使各個展寬單元中第二反相電路輸出脈沖的上升時間/下降時間與第一反相電路輸出脈沖的下降時間/上升時間的差值在設定范圍內；

將原始瞬態脈沖輸入調節后的瞬態脈沖寬度展寬電路，根據所述瞬態脈沖寬度展寬電路的輸出脈沖得到所述原始瞬態脈沖對應的展寬脈沖。

基于上述實施例提供的瞬態脈沖寬度展寬電路及方法，通過設置若干個完全相同的基本數字電路單元(即展寬單元)并串聯構成電路鏈，在電路鏈中每個基本數字電路單元包括兩個基本電路模塊(即第一反相電路和第二反相電路)，通過動態調節每個基本數字電路單元中后一個電路模塊的器件寬長比、負載電容、閾值電壓等電學參數，以使每個基本數字電路單元中兩個電路模塊間上升、下降時間等參數不對稱，并增加脈沖在第二個電路模塊(即第二反相電路)輸出后的上升/下降時間。通過該電路鏈，當瞬態脈沖信號輸入每個展寬單元時，單元中后一個電路模塊(即第二反相電路)將使其上升或下降時間變長，即脈沖信號的上升或下降邊沿變緩，脈沖信號的寬度得到展寬，這些變緩的上升或下降沿將在下一個展寬單元中進一步得到展寬，以此類推，可實現對原始瞬態脈沖寬的預期展寬效果，有利于提高后續對瞬態脈沖的檢測準確度。

附圖說明

圖1為一實施例的瞬態脈沖寬度展寬電路的示意圖；

圖2為另一實施例的帶電容的反相器鏈瞬態脈沖寬度展寬電路的示意圖；

圖3為另一實施例的基于閾值電壓動態調節的反相器鏈瞬態脈沖寬度展寬電路的示意圖；

圖4為另一實施例的帶電容的或非門鏈瞬態脈沖寬度展寬電路的示意圖；

圖5為另一實施例的基于閾值電壓動態調節的或非門鏈瞬態脈沖寬度展寬電路的示意圖；

圖6為另一實施例的帶電容的與非門鏈瞬態脈沖寬度展寬電路的示意圖；

圖7為另一實施例的基于閾值電壓動態調節的與非門鏈瞬態脈沖寬度展寬電路的示意圖；

圖8為基于圖2瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖；

圖9為基于圖3瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖；

圖10為基于圖4瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖；

圖11為基于圖5瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖；

圖12為基于圖6瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖；

圖13為基于圖7瞬態脈沖寬度展寬電路對瞬態脈沖的脈寬展寬效果示意圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

圖1為一實施例的瞬態脈沖寬度展寬電路的示意圖；如圖1所示，本實施例中瞬態脈沖寬度展寬電路包括若干個串聯的展寬單元，每個展寬單元包括第一反相電路和第二反相電路，所述第一反相電路和第二反相電路為非對稱結構，第一反相電路的輸入端連接其所在展寬單元的輸入端，第一反相電路的輸出端連接第二反相電的輸入端，第二反相電路的輸出端連接其所在展寬單元的輸出端。瞬態脈沖信號輸入所述瞬態脈沖寬度展寬電路后依次通過各展寬單元，各展寬單元的第一反相電路和第二反相電路分別輸出與其輸入脈沖信號反相的脈沖，且所述第二反相電路輸出脈沖的上升時間/下降時間大于所述第一反相電路輸出脈沖的下降時間/上升時間。

通過若干個串聯的展寬單元構成的電路鏈，由于各個展寬單元中第二反相電路輸出脈沖的上升時間/下降時間大于所述第一反相電路輸出脈沖的下降時間/上升時間，因此各個展寬單元均為非對稱結構的電路。當瞬態脈沖信號傳輸進每個展寬單元時，展寬單元中后一個反相電路(即第二反相電路)將使其上升或下降時間變長，即脈沖信號的上升或下降邊沿變緩，脈沖信號的寬度得到展寬，這些變緩的上升或下降沿將在下一個展寬單元中進一步得到展寬，以此類推，可實現對原始瞬態脈沖寬的預期展寬效果，進而有利于后續對瞬態脈沖的檢測和分析。

在一實施例中，其中在各個展寬單元中，第一反相電路和第二反相電路均采用反相器，并且通過在第二反相電路之后設置一負載電容，使得第一反相電路和第二反相電路構成非對稱結構。對應的，所述瞬態脈沖寬度展寬電路即帶電容的反相器鏈，參考圖2所示，包含2n個反相器，2n個反相器構成n個展寬單元；每個展寬單元中的第一反相電路和所述第二反相電路均為反相器，每個展寬單元還包括一負載電容，所述第二反相電路的輸出端還通過所述負載電容接地。具體地，所述瞬態脈沖寬度展寬電路的結構可為：第一展寬單元中第一反相器a1的輸入端輸入瞬態脈沖信號，第一展寬單元中第一反相器a1的輸出端與第二反相器b1的輸入端相連，第二反相器b1的輸出端與負載電容c1一端相連，負載電容c1另一端接地；同時第一展寬單元中第二反相器b1的輸出端與第二展寬單元中第一反相器a1的輸入端相連；依次類推，第n-1展寬單元中第二反相器bn-1的輸出端與第n展寬單元中第一反相器an輸入端相連；第n展寬單元中第一反相器an輸出端與第二反相器bn的輸入端相連，第n展寬單元中的第二反相器bn的輸出端與負載電容cn一端相連，負載電容cn另一端接地；同時第n展寬單元中的第二反相器bn的輸出端輸出展寬后的脈沖。

基于上述實施例的瞬態脈沖寬度展寬電路，通過增加負載電容使得鏈路中展寬單元的結構不對稱，從而有效實現對瞬態脈沖信號的脈寬展寬。其中展寬單元的數量可根據實際的脈寬展寬需求設置；并且所述瞬態脈沖寬度展寬電路中各級展寬單元內晶體管尺寸的設計可依據鏈路中各邏輯強度一致或者晶體管尺寸相同兩種方法：通過調整晶體管寬長比和負載電容大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，如圖8所示，當有1……1-0……0-1……1的瞬態脈沖輸入時，展寬單元中的第一反相器使脈沖信號發生翻轉，脈沖信號經過第二反相器時再次發生翻轉，同時由于第二反相器后面負載電容的影響，使上級展寬單元上升時間增加的上升沿與下級展寬單元下降沿不對稱，導致上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元的電路中，不斷循環，展寬單元級數越多，循環次數越多，脈沖展寬越大，如圖8所示分別示出了由反相器(inv)構成的50個展寬單元和由反相器構成的100個展寬單元對應電路的展寬效果。由此，輸入瞬態脈沖經過此鏈路得到展寬，脈沖展寬大小可以通過調節晶體管寬長比、電容值大小或者鏈路中展寬單元的級數n來調節。

在一實施例中，參考圖3所示，其中在各個展寬單元中，第一反相電路、第二反相電路均為包括一pmos管和一nmos管的cmos反相器，通過調節相應pmos管的襯底電壓(vbs)動態調節pmos管的閾值電壓，使得第一反相電路和第二反相電路構成非對稱結構。所述各展寬單元中，在第一反相電路中，pmos管的源端和襯底均連接電源電壓端(即vdd端)，nmos管的源端和襯底均接地，pmos管的柵端、nmos管的柵端均連接其所在第一反相電路的輸入端，pmos管的漏端、nmos管的漏端均連接其所在第一反相電路的輸出端；在第二反相電路中，pmos管的源端和襯底分別連接電源電壓端(即vdd端)和閾值電壓端(即vbs端)，nmos管的源端和襯底均接地，pmos管的柵端、nmos管的柵端均連接其所在第二反相電路的輸入端，pmos管的漏端、nmos管的漏端均連接其所在第二反相電路的輸出端；其中，所述電源電壓端(即vdd端)和閾值電壓端(即vbs端)的電壓值不同。具體的，參考圖3，本實施例的瞬態脈沖寬度展寬電路的具體結構可為：包括2n個cmos反相器，所述2n個cmos反相器構成n個展寬單元。其中，第1級展寬單元中第一cmos反相器a1的pmos源端接電源電壓vdd，柵端接輸入端，輸入瞬態脈沖信號，漏端接輸出端；第1級展寬單元中第一cmos反相器a1的nmos源端接地，柵端接輸入端，輸入瞬態脈沖信號，漏端接輸出端。第1級展寬單元中第一cmos反相器a1的輸出端與第二cmos反相器b1的輸入端相連，第1級展寬單元中第二cmos反相器b1的pmos源端接vdd端，柵端接輸入端，漏端接輸出端，襯底接vbs端。第1級展寬單元中第二cmos反相器b1的nmos源端接地，柵端接輸入端，漏端接輸出端。第1級展寬單元中第二cmos反相器b1的輸出端與第2級展寬單元中第一cmos反相器a1的輸入端相連；依次類推，第n-1級展寬單元中第二cmos反相器bn-1的輸出端與第n級展寬單元中第一cmos反相器an輸入端相連；第n級展寬單元中第一cmos反相器an的pmos源端接vdd，柵端接輸入端，漏端接輸出端；第n級展寬單元中第一cmos反相器an的nmos源端接地，柵端接輸入端，漏端接輸出端。第n級展寬單元中第一cmos反相器an的輸出端與第n級展寬單元中第二cmos反相器bn的輸入端相連，第n級展寬單元中第二cmos反相器bn的pmos源端接vdd，柵端接輸入端，漏端接輸出端，襯底接vbs。第n級展寬單元中第二cmos反相器bn的nmos源端接地，柵端接輸入端，漏端接輸出端。同時第n級展寬單元中的第二cmos反相器bn的輸出端輸出展寬脈沖。

該結構的瞬態脈沖寬度展寬電路，通過調節cmos反相器中相應pmos管的襯底電壓(vbs)動態調節pmos管的閾值電壓，使得鏈路結構不對稱，因而能夠有效實現脈寬展寬。電路中各cmos反相器內晶體管尺寸的設置可依據鏈路中各邏輯強度一致或者晶體管等尺寸相同兩種方法：通過調整晶體管寬長比和vbs大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，參考圖9所示，當有0……0-1……1-0……0的瞬態脈沖輸入展寬單元時，其中的第一cmos反相器使脈沖信號發生翻轉，脈沖信號經過第二cmos反相器時再次發生翻轉，同時由于第二cmos反相器中vbs的影響，導致脈沖上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元里，不斷循環，展寬單元數量越多，循環次數越多，脈沖展寬越大，如圖9所示分別示出了由cmos反相器構成的50個展寬單元和由cmos反相器構成的100個展寬單元對應電路的展寬效果。由此輸入的瞬態脈沖經過此鏈路得到展寬。脈沖展寬大小可以通過調節晶體管寬長比或者vbs大小或者鏈路中展寬單元的級數n來調節。

在一實施例中，參考圖4所示，其中在每個展寬單元中，第一反相電路和第二反相電路均為或非門，并且通過在第二反相電路輸出端還設置一負載電容，所述第二反相電路的輸出端還通過所述負載電容接地，使得第一反相電路和第二反相電路構成非對稱結構。對應的，所述瞬態脈沖寬度展寬電路即帶電容的與非門鏈，參考圖4所示，包括2n個或非門，2n個或非門構成n個展寬單元。具體地，所述瞬態脈沖寬度展寬電路的結構可為：第1級展寬單元中第一或非門a1的輸入端輸入瞬態脈沖信號，第1級展寬單元中第一或非門a1的另一個輸入端接地，第1級展寬單元中第一或非門a1的輸出端與第二或非門b1的輸入端相連，第1級展寬單元中第二或非門b1的另一個輸入端接地，第1級展寬單元中第二或非門b1的輸出端與負載電容一端相連，負載電容另一端接地；同時第1級展寬單元中第二或非門b1的輸出端與第2級展寬單元中第一或非門a1的輸入端相連，第2級展寬單元中第一或非門a1的另一個輸入端接地；依次類推，第n-1級展寬單元中第二或非門bn-1的輸出端與第n級展寬單元中第一或非門an輸入端相連，第n級展寬單元中第一或非門an另一個輸入端接地；第n級展寬單元中第一或非門an輸出端與第二或非門bn的輸入端相連，第n級展寬單元中第二或非門bn另一個輸入端接地；第n級展寬單元中的第二或非門bn的輸出端與負載電容cn一端相連，負載電容cn另一端接地；同時第n級展寬單元中的第二或非門bn的輸出端輸出展寬脈沖。

本實施例的瞬態脈沖寬度展寬電路中，各級展寬單元內晶體管尺寸的設計可依據鏈路中各邏輯強度一致或者晶體管尺寸相同兩種方法：通過調整晶體管寬長比和電容大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，參考圖10所示，當有1……1-0……0-1……1的瞬態脈沖信號輸入展寬單元時，其第一或非門使脈沖信號發生翻轉，脈沖信號經過第二或非門時再次發生翻轉，同時由于第二或非門后面負載電容的影響，使上級上升時間增加的上升沿與下級下降沿不對稱，導致上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元中，不斷循環，展寬單元級數越多，循環次數越多，脈沖展寬越大，如圖10所示分別示出了由或非門(nor)構成的50個展寬單元和由或非門構成的100個展寬單元對應電路的展寬效果。由此，輸入的瞬態脈沖經過此鏈路得到展寬，脈沖展寬大小可以通過調節晶體管寬長比、電容值大小或者鏈路中展寬單元的級數n來調節。

在一實施例中，參考圖5所示，所述第一反相電路、第二反相電路均為包括兩個pmos管和兩個nmos管的cmos或非門電路；且在所述第一反相電路中，第一pmos管a101的源端和襯底均連接電源電壓端(即vdd端)，第一pmos管a101的柵端、第一nmos管a103的柵端均接其所在第一反相電路的輸入端，第一nmos管a103的漏端、第二pmos管a102的漏端、第二nmos管a104的漏端均連接其所在第一反相電路的輸出端，第一pmos管a101的漏端連接第二pmos管a102的源端和襯底，第二pmos管a102的柵端、第一nmos管a103的源端和襯底、第二nmos管a104的柵端、源端和襯底均接地；在所述第二反相電路中，第一pmos管b101的源端連接電源電壓端(即vdd端)，第一pmos管b101的柵端、第一nmos管b103柵端均連接其所在第二反相電路的輸入端，第一nmos管的漏端、第二pmos管b102的漏端、第二nmos管的漏端均連接其所在第二反相電路的輸出端；第一pmos管b101的襯底、第二pmos管b102的襯底均連接閾值電壓端(即vbs端)，第一pmos管b101的漏端連接第二pmos管b102的源端；第二pmos管b102的柵端、第一nmos管b103的源端和襯底、第二nmos管b104的柵端、源端和襯底均接地；其中，所述電源電壓端(即vdd端)和閾值電壓端(即vbs端)的電壓值不同。通過調節相應pmos管的襯底電壓(vbs)，可動態調節pmos管的閾值電壓，使得鏈路結構不對稱。具體拓撲結構可如圖5所示：包括2n個cmos或非門電路，每個cmos或非門電路包括兩個pmos管和兩個nmos管；2n個cmos或非門電路構成n個展寬單元。對應的，所述瞬態脈沖寬度展寬電路為具有n個串聯的展寬單元。其中，第1級展寬單元中第一cmos或非門電路a1中a101的源端接vdd，a101的柵端接輸入端，輸入瞬態脈沖信號，a101的漏端接a102的源端；a102的柵端接地，a102的漏端接輸出端；第1級展寬單元中第一cmos或非門電路a1中的a103的源端接地，柵端接輸入端，輸入瞬態脈沖信號，漏端接輸出端；a104的源端接地，柵端接地，漏端接輸出端。第1級展寬單元中第一cmos或非門電路a1的輸出端與第二cmos或非門電路b1的輸入端相連，第1級展寬單元中第二cmos或非門電路b1中b101的源端接vdd，b101的柵端接輸入端，b101的襯底接電壓vbs，b101的漏端接b102的源端；b102的柵端接地，b102的襯底接電壓vbs，b102的漏端接輸出端；第1級展寬單元中第二cmos或非門電路b1中的b103的源端接地，柵端接輸入端，漏端接輸出端；b104的源端接地，柵端接地，漏端接輸出端。第1級展寬單元中第二cmos或非門電路b1的輸出端與第2級展寬單元中第一cmos或非門電路a2的輸入端相連；依次類推可得，第n-1級展寬單元中第二cmos或非門電路bn-1的輸出端與第n級展寬單元中第一cmos或非門電路an輸入端相連；第n級展寬單元中第一cmos或非門電路an中an01的源端接vdd，an01的柵端接輸入端，an01的漏端接an02的源端；an02的柵端接地，an02的漏端接輸出端；第n級展寬單元中第一cmos或非門電路an中的an03的源端接地，柵端接輸入端，漏端接輸出端；an04的源端接地，柵端接地，漏端接輸出端。第n級展寬單元中第一cmos或非門電路an的輸出端與第二cmos或非門電路bn的輸入端相連，第n級展寬單元中第二cmos或非門電路bn中bn01的源端接vdd，bn01的柵端接輸入端，bn01的襯底接電壓vbs，bn01的漏端接bn02的源端；bn02的柵端接地，bn02的襯底接電壓vbs，bn02的漏端接輸出端；第n級展寬單元中第二cmos或非門電路bn中的bn03的源端接地，柵端接輸入端，漏端接輸出端；bn04的源端接地，柵端接地，漏端接輸出端。同時第n級展寬單元中的第二cmos或非門電路bn的輸出端輸出展寬脈沖。

本實施例的瞬態脈沖寬度展寬電路中，各級與非門單元內晶體管尺寸的設置可依據鏈路中各邏輯強度一致或者晶體管等尺寸相同兩種方法：通過調整晶體管寬長比和vbs電壓大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，參考圖11所示，當有0……0-1……1-0……0的瞬態脈沖信號輸入展寬單元時，其第一cmos或非門電路使脈沖信號發生翻轉，脈沖信號經過第二cmos或非門電路時再次發生翻轉，同時由于第二cmos或非門電路中vbs的影響，導致上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元里，不斷循環，展寬單元數量越多，循環次數越多，脈沖展寬越大，如圖11分別示出了由cmos或非門電路構成的50個展寬單元和由cmos或非門電路構成的100個展寬單元對應電路的展寬效果。由此，輸入的瞬態脈沖經過此鏈路得到展寬。脈沖展寬大小可以通過調節晶體管寬長比或者vbs大小，鏈路中展寬單元的級數n來調節。

在一實施例中，參考圖6所示，所述展寬單元中的第一反相電路、第二反相電路均為與非門器件，其中各個與非門器件的一輸入端為脈沖信號輸入端，另一輸入端連接電源電壓端；每個展寬單元還包括一負載電容，所述第二反相電路的輸出端還通過所述負載電容接地。在該電路中，通過增加負載電容使得鏈路結構不對稱。具體的，參考圖6所示，所述瞬態脈沖寬度展寬電路的具體結構可為：包含2n個與非門，所述2n個與非門構成n個展寬單元。其中，第1級展寬單元中第一與非門a1的輸入端輸入瞬態脈沖信號，第1級展寬單元中第一與非門a1的另一個輸入端接電源電壓vdd，第1級展寬單元中第一與非門a1的輸出端與第二與非門b1的輸入端相連，第1級展寬單元中第二與非門b1的另一個輸入端接電源電壓vdd，第1級展寬單元中第二與非門b1的輸出端與負載電容一端相連，負載電容另一端接地；同時第1級展寬單元中第二與非門b1的輸出端與第2級展寬單元中第一與非門a1的輸入端相連，第2級展寬單元中第一與非門a1的另一個輸入端接電源電壓vdd；依次類推可得，第n-1級展寬單元中第二與非門bn-1的輸出端與第n級展寬單元中第一與非門an輸入端相連，第n級展寬單元中第一與非門an另一個輸入端接電源電壓vdd；第n級展寬單元中第一與非門an輸出端與第二與非門bn的輸入端相連，第n級展寬單元中第二與非門bn另一個輸入端接電源電壓vdd；第n級展寬單元中的第二與非門bn的輸出端與負載電容cn一端相連，負載電容cn另一端接地；同時第n級展寬單元中的第二與非門bn的輸出端輸出展寬脈沖。

在本實施例的瞬態脈沖寬度展寬電路中，各級展寬單元內晶體管尺寸的設計可依據鏈路中各邏輯強度一致或者晶體管尺寸相同兩種方法：通過調整晶體管寬長比和電容大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，參考圖12所示，若有1……1-0……0-1……1的瞬態脈沖輸入展寬單元時，其第一與非門使脈沖信號發生翻轉，脈沖信號經過第二與非門時再次發生翻轉，同時由于第二與非門后面負載電容的影響，使上級上升時間增加的上升沿與下級下降沿不對稱，導致上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元里，不斷循環，展寬單元數量越多，循環次數越多，脈沖展寬越大，如圖12分別示出了由與非門(nand)構成的50個展寬單元和由與非門構成的100個展寬單元對應電路的展寬效果。由此，輸入的瞬態脈沖經過此鏈路得到展寬。脈沖展寬大小可以通過調節晶體管寬長比或者電容值大小、或者鏈路中展寬單元的級數n來調節。

在一實施例中，參考圖7所示，所述展寬單元中的第一反相電路、第二反相電路均為包括兩個pmos管和兩個nmos管的cmos與非門電路。并且在所述第一cmos與非門電路a1中，第一pmos管a111的柵端、源端和襯底、第二pmos管a112的源端和襯底、第一nmos管a113的柵端均連接電源電壓端(即vdd)；第二pmos管a112的柵端、第二nmos管的柵端均連接cmos與非門電路a1的輸入端，第一pmos管a111的漏端、第二pmos管a112的漏端、第一nmos管a113的漏端均連接cmos與非門電路a1的輸出端；第一nmos管a113的源端和襯底均連接第二nmos管a114的漏端，第二nmos管a114的源端和襯底均接地；在所述第二cmos與非門電路b1中，第一pmos管b111的源端和柵端、第二pmos管b112的源端、第一nmos管b113的柵端均接電源電壓端，第一pmos管b111的襯底、第二pmos管b112的襯底均連接閾值電壓端；第二pmos管b112的柵端、第二nmos管b114的柵端均接cmos與非門電路b1的輸入端，第一pmos管b111的漏端、第二pmos管b112的漏端、第一nmos管b113的漏端均連接cmos與非門電路b1的輸出端；第一nmos管b113的源端和襯底均連接第二nmos管b114的漏端，第二nmos管b114的源端和襯底均接地；其中，所述電源電壓端和閾值電壓端的電壓值不同。通過調節cmos與非門電路b1中相應pmos管的襯底電壓(vbs)可動態調節pmos管的閾值電壓，使得鏈路結構不對稱。參考圖7所示，所述瞬態脈沖寬度展寬電路的具體結構可包括：2n個cmos與非門電路，每個cmos與非門電路包括兩個pmos管和兩個nmos管。所述2n個cmos與非門電路構成n個展寬單元。具體的，第1級展寬單元中第一cmos與非門電路a1(即第一反相電路)中a111的源端接電源電壓vdd，a111的柵端接電源電壓vdd，a111的漏端接輸出端；a112的源端接電源電壓vdd，a112的柵端接輸入端，輸入瞬態脈沖信號，a112的漏端接輸出端；第1級展寬單元中第一cmos與非門電路a1中的a113的源端接a114的漏端，柵端接電源電壓vdd，漏端接輸出端；a114的源端接地，柵端接輸入端，輸入瞬態脈沖信號，漏端接a113的源端。第1級展寬單元中第一cmos與非門電路a1的輸出端和第二cmos與非門電路b1(即第二反相電路)的輸入端相連，第1級展寬單元中第二cmos與非門電路b1中b111的源端接電源電壓vdd，b111的柵端接電源電壓vdd，b111的襯底接電壓vbs，b111的漏端接輸出端；b112的源端接電源電壓vdd，b112的柵端接輸入端，b112的襯底接電壓vbs，b112的漏端接輸出端；第1級展寬單元中第二cmos與非門電路b1中的b113的源端接b114的漏端，柵端接電源電壓vdd，漏端接輸出端；b114的源端接地，柵端接輸入端，漏端接b113的源端。第1級展寬單元中第二cmos與非門電路b1的輸出端與第2級展寬單元中第一cmos與非門電路a2的輸入端相連；依次類推可得，第n-1級展寬單元中第二cmos與非門電路bn-1的輸出端與第n級展寬單元中第一cmos與非門電路an輸入端相連；第n級展寬單元中第一cmos與非門電路an中an11的源端接電源電壓vdd，an11的柵端接電源電壓vdd，an11的漏端接輸出端；an12的源端接電源電壓vdd，an12的柵端接輸入端，a112的漏端接輸出端；第n級展寬單元中第一cmos與非門電路an中的an13的源端接an14的漏端，柵端接電源電壓vdd，漏端接輸出端；an14的源端接地，柵端接輸入端，漏端接an13的源端。第n級展寬單元中第一cmos與非門電路an的輸出端與第二cmos與非門電路bn的輸入端相連，第n級展寬單元中與第二cmos與非門電路bn中bn11的源端接電源電壓vdd，bn11的柵端接電源電壓vdd，bn11的襯底接電壓vbs，bn11的漏端接輸出端；bn12的源端接電源電壓vdd，bn12的柵端接輸入端，bn12的襯底接電壓vbs，bn12的漏端接輸出端；第n級展寬單元中第二cmos與非門電路bn中的bn13的源端接bn14的漏端，柵端接電源電壓vdd，漏端接輸出端；bn14的源端接地，柵端接輸入端，漏端接bn13的源端。同時第n級展寬單元中的第二cmos與非門電路bn的輸出端輸出展寬脈沖。

本實施例的瞬態脈沖寬度展寬電路中，各級展寬單元內晶體管尺寸的設置可依據鏈路中各邏輯強度一致或者晶體管等尺寸相同兩種方法：通過調整晶體管寬長比和vbs大小，可有效控制脈沖展寬的大小及其變化快慢。

基于本實施例的瞬態脈沖寬度展寬電路，參考圖13所示，若有0……0-1……1-0……0的瞬態脈沖輸入展寬單元時，其第一cmos與非門電路使脈沖信號發生翻轉，脈沖信號經過第二cmos與非門電路時再次發生翻轉，同時由于第二cmos與非門電路中vbs的影響，導致上升時間一部分轉化為脈沖寬度，進而使脈沖發生展寬。在n級展寬單元里，不斷循環，展寬單元數量越多，循環次數越多，脈沖展寬越大，如圖13分別示出了由cmos與非門電路構成的50個展寬單元和由cmos與非門電路構成的100個展寬單元對應電路的展寬效果。由此，輸入瞬態脈沖經過此鏈路得到展寬。脈沖展寬大小可以通過調節晶體管寬長比或者vbs大小或者鏈路中展寬單元的級數n來調節。

通過上述實施例的瞬態脈沖寬度展寬電路，基于不對稱結構的展寬單元對瞬態脈沖進行展寬，通過展寬單元構成的反相器鏈、或非門鏈或者與非門鏈，在所述鏈路中插入負載電容以構成不對稱結構，或者在在所述鏈路中通過動態調整pmos器件的襯底電壓大小以構成不對稱結構，由此能夠效對輸入的瞬態脈沖的脈寬展寬；此外，還可通過改變鏈路中器件寬長比、負載電容或者閾值電壓(通過襯底電壓調節)調節瞬態脈寬展寬速度的快慢。

基于與上述實施例中的瞬態脈沖寬度展寬電路，本發明還提供一種瞬態脈沖寬度展寬方法的實施例，所述瞬態脈沖寬度展寬方法包括如下步驟：

s11，預先調整上述所述的瞬態脈沖寬度展寬電路，使其中各個展寬單元的第二反相電路輸出脈沖的上升時間/下降時間與第一反相電路輸出脈沖的下降時間/上升時間的差值在設定范圍內；

s12，將原始瞬態脈沖輸入調節后的瞬態脈沖寬度展寬電路，根據所述瞬態脈沖寬度展寬電路的輸出脈沖得到所述原始瞬態脈沖對應的展寬脈沖。

在一實施例中，所述調整瞬態脈沖寬度展寬電路的方式可包括：若所述展寬單元中包含有負載電容，則調整各展寬單元中的器件寬長比和/或負載電容的大小；若所述展寬單元中不包含有負載電容，則調整各展寬單元中的器件寬長比和/或閾值電壓的大小。

基于本實施例的瞬態脈沖寬度展寬方法可將瞬態脈沖的脈寬展寬到預期的寬度，且便于根據實際需要調整脈寬展寬的速率和程度。進一步的，還可檢測所述瞬態脈沖寬度展寬電路輸出的展寬脈沖的，根據所述展寬脈沖確定瞬態脈沖的數量各/或對輸入的瞬態脈沖進行信號分析。

在上述實施例中，對各個實施例的描述都各有側重，某個實施例中沒有詳述的部分，可以參見其它實施例的相關描述。

以上所述實施例僅表達了本發明的幾種實施方式，不能理解為對本發明專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬于本發明的保護范圍。因此，本發明專利的保護范圍應以所附權利要求為準。